在存储模块中具有存储区块交错操作的半导体存储设备制造技术

半导体存储设备包含半导体存储设备中的第一存储区和半导体存储设备中的第二存储区。基于使用选择信号，独立于第一存储区访问第二存储区。第一存储区和第二存储区共享命令和地址线，并且基于使用选择信号执行存储区块交错操作。

Semiconductor storage device having interleaved memory block operation in memory module

The semiconductor memory device includes a first storage area in a semiconductor storage device and a second storage area in the semiconductor storage device. Access to the second storage area is independent of the first storage area based on the use of the selection signal. The first storage area and the second storage area share commands and address lines and perform block interleaving operations based on the use of the selection signal.

【技术实现步骤摘要】
在存储模块中具有存储区块交错操作的半导体存储设备相关申请的交叉引用本专利申请要求2015年12月9日提交的韩国专利申请No.10-2015-0175237的优先权，通过引用整体合并该韩国专利申请公开。
在此描述的本专利技术原理的示例性实施例涉及半导体存储设备，并且更具体地说，涉及在存储模块中执行存储区块(rank)交错操作的半导体存储设备。
技术介绍
可以将半导体存储设备安装在存储模块上，以在存储系统中使用。通过传输信号的传输线，半导体存储设备可以连接到存储控制器。信号可以指数据、地址和命令。随着半导体制造方法的改善，半导体存储设备的储存容量得到提高。双倍数据速率4(DDR4)动态随机存取存储器(DRAM)是一种可以用于双列直插式存储模块(DIMM)中的存储器。DDR4DRAM的存储容量接近16Gb(吉比特)。
技术实现思路
根据本专利技术原理的示例性实施例，半导体存储设备包含半导体存储设备中的第一存储区和半导体存储设备中的第二存储区。基于使用选择信号，独立于第一存储区访问第二存储区。第一存储区和第二存储区共享命令和地址线，并且基于使用选择信号执行存储区块交错操作。根据本专利技术原理的示例性实施例，半导体存储设备包含半导体存储设备中的第一存储区和半导体存储设备中的第二存储区。第一存储区和第二存储区选择性地作为两个不同半导体芯片运行。第一存储区和第二存储区接收相同命令和地址信号。第一存储区接收第一芯片选择信号、第一时钟使能信号和第一终接(termination)控制信号。第二存储区接收第二芯片选择信号、第二时钟使能信号和第二终接控制信号。第一芯片选择信号与第二芯片选择信号不同，第一时钟使能信号与第二时钟使能信号不同，并且第一终接控制信号与第二终接控制信号不同。基于使用选择信号，第一存储区和第二存储区属于并且在相同存储区块或者在不同存储区块中操作。根据本专利技术原理的示例性实施例，一种存储模块包含：基底；以及多个半导体存储设备，该多个半导体存储设备安装于基底上。在基底的一侧或者对置侧上，半导体存储设备互相分离。每个半导体存储设备包含：第一存储体组和第二存储体组。该第一存储体组由半导体存储设备的第一部形成，并且第二存储体组由半导体存储设备的第二部形成。第一部不同于第二部，并且基于使用选择信号，互相独立地访问第一存储体组和第二存储体组。第一存储体组和第二存储体组共享命令和地址线，并且基于使用选择信号执行存储区块交错操作。根据本专利技术原理的示例性实施例，一种数据处理系统包含：存储控制器；存储模块和安装于存储模块上的半导体存储设备。半导体存储设备包含第一存储区和第二存储区。数据处理系统还包含第一线，该第一线将存储控制器连接到存储模块。通过第一线，将命令和地址信号从存储控制器发送到第一存储区和第二存储区。数据处理系统还包含第二线，该第二线将存储控制器连接到存储模块。通过第二线，将第一芯片选择信号、第一时钟使能信号和第一终接控制信号从存储控制器发送到第一存储区。数据处理系统还包含第三线，该第三线将存储控制器连接到存储模块。通过第三线，将第二芯片选择信号、第二时钟使能信号和第二终接控制信号从存储控制器发送到第二存储区。第一芯片选择信号不同于第二芯片选择信号，第一时钟使能信号不同于第二时钟使能信号，并且第一终接控制信号不同于第二终接控制信号。基于使用选择信号，独立于第一存储区访问第二存储区。附图说明通过参考附图详细描述本专利技术原理的示例性实施例，本专利技术原理的上述以及其他特征显而易见，其中：图1是根据本专利技术原理的示例性实施例，包含存储模块的数据处理系统的方框图。图2是示出根据本专利技术原理的示例性实施例，图1所示半导体存储设备的存储容量的变型的图。图3是根据本专利技术原理的示例性实施例，图1所示半导体存储设备的方框图。图4是根据本专利技术原理的示例性实施例，图3所示半导体存储设备的详细方框图。图5是根据本专利技术原理的示例性实施例，包含于图3所示半导体存储设备中的片上终接器(on-dietermination)(ODT)电路块的方框图。图6是根据本专利技术原理的示例性实施例，包含于图5的ODT电路块中的校准电路的详图。图7是根据本专利技术原理的示例性实施例，包含于图5的ODT电路块中的ODT电路的详图。图8是示出根据本专利技术原理的示例性实施例，连接到图4的输入/输出电路的数据通信(DQ)连接电路的操作的图。图9是示出根据本专利技术原理的示例性实施例，连接到图4的输入/输出电路的DQ连接电路的另一个操作的图。图10是根据本专利技术原理的示例性实施例，包含多个存储模块的存储系统的方框图。图11是根据本专利技术原理的示例性实施例，图10所示存储系统的操作的时序图。图12是示出根据本专利技术原理的示例性实施例，在双列直插式存储模块(DIMM)的一侧上形成单存储区块的存储模块的示意图。图13是示出根据本专利技术原理的示例性实施例，包含安装于作为双存储区块运行的DIMM的一侧上的芯片的存储模块的示意图。图14示出根据本专利技术原理的示例性实施例，安装于存储模块上的封装的型式。图15是示出根据本专利技术原理的示例性实施例，通过其公共地施加寄存DIMM(RDIMM)的命令/地址信号的通路的图。图16是示出根据本专利技术原理的示例性实施例，通过其施加RDIMM的命令/地址信号的通路的图。图17是根据本专利技术原理的示例性实施例，包含存储模块的示例性计算系统的方框图。具体实施方式下面将参考附图更全面描述本专利技术原理的示例性实施例。在所有附图中，类似的参考编号可以指类似的元件。如下所做的更详细描述，本专利技术原理的示例性实施例提供了一种半导体存储设备，当该半导体存储设备以单个芯片的形式安装于存储模块上时，可以如同访问两个或者多个芯片一样访问该半导体存储设备。图1是根据本专利技术原理的示例性实施例，包含存储模块的数据处理系统的方框图。参考图1，该数据处理系统可以包含：主机500、存储控制器1000和存储模块2000。主机500可以装备有专用软件，该专用软件执行特定计算或者任务，并且可以执行各种计算功能。例如，主机500可以是微处理器或者中央处理单元。主机500可以通过系统总线SB耦合到存储控制器1000。系统总线SB可以包含地址总线、控制总线和/或者数据总线。存储控制器1000可以访问存储模块2000。存储控制器1000可以访问包含于存储模块2000中的芯片(例如，半导体存储设备2010)，如同该芯片是两个不同芯片。在图1所示的示例性实施例中，存储控制器1000与主机500分离。然而，本专利技术的原理并不局限于此。例如，在示例性实施例中，存储控制器1000可以是包含于主机500中的内部存储器控制器IMC。存储模块2000可以以双列直插式存储模块(DIMM)的型式实现。存储模块2000可以包含以芯片的型式安装于印刷电路板(PCB)基底上的多个半导体存储设备2010、2020和2030。根据示例性实施例，一个半导体存储设备(例如，2010)可以由存储芯片实现。在此，可以可互换地使用术语半导体存储设备、芯片和晶片(die)。半导体存储设备(例如，2010)可以包含：第一存储体组2012，该第一存储体组2012形成于其一部分上；第二存储体组2014，该第二存储体组2014形成于其一部分上。第一和第二存储体组2012和2014是用于存储数据本文档来自技高网...

【技术保护点】
一种半导体存储设备，包括：第一存储区，所述第一存储区位于所述半导体存储设备中；以及第二存储区，所述第二存储区位于所述半导体存储设备中，其中基于使用选择信号，独立于所述第一存储区访问所述第二存储区，其中所述第一存储区和第二存储区共享命令和地址线，并且基于所述使用选择信号，执行存储区块交错操作，并且其中所述半导体存储设备以单芯片的型式安装于存储模块上。

【技术特征摘要】
2015.12.09 KR 10-2015-01752371.一种半导体存储设备，包括：第一存储区，所述第一存储区位于所述半导体存储设备中；以及第二存储区，所述第二存储区位于所述半导体存储设备中，其中基于使用选择信号，独立于所述第一存储区访问所述第二存储区，其中所述第一存储区和第二存储区共享命令和地址线，并且基于所述使用选择信号，执行存储区块交错操作，并且其中所述半导体存储设备以单芯片的型式安装于存储模块上。2.根据权利要求1所述的半导体存储设备，其中所述半导体存储设备安装于存储模块上，在所述存储模块中，所述第一存储区属于并且在第一存储区块中操作，并且在所述存储模块中，所述第二存储区属于第二存储区块并且在第二存储区块中操作。3.根据权利要求2所述的半导体存储设备，其中所述存储模块是双列直插式存储模块(DIMM)。4.根据权利要求1所述的半导体存储设备，其中，所述第一存储区和所述第二存储区中的每个包含多个存储体。5.根据权利要求1所述的半导体存储设备，其中所述第一存储区接收第一芯片选择信号，并且所述第二存储区接收与所述第一芯片选择信号不同的第二芯片选择信号。6.根据权利要求1所述的半导体存储设备，其中所述第一存储区接收第一片上终接信号，并且所述第二存储区接收与所述第一片上终接信号不同的第二片上终接信号。7.根据权利要求1所述的半导体存储设备，其中所述第一存储区接收第一时钟使能信号，并且所述第二存储区接收与所述第一时钟使能信号不同的第二时钟使能信号。8.根据权利要求1所述的半导体存储设备，其中将所述第一存储区和所述第二存储区封装在单晶片封装(MDP)中。9.根据权利要求1所述的半导体存储设备，其中所述半导体存储设备安装于存储模块上，并且在所述存储模块中，所述第一存储区属于双存储区块或者四存储区块并且在双存储区块或者四存储区块中操作。10.根据权利要求1所述的半导体存储设备，其中作为模式寄存器设定信号施加所述使用选择信号，或者利用熔断选项或者金属选项限定所述使用选择信号。11.一种半导体存储设备，包括：第一存储区，所述第一存储区位于所述半导体存储设备中；以及第二存储区，所述第二存储区位于所述半导体存储设备中，其中所述第一存储区和所述第二存储区选择性地作为两个不同的半导体芯片操作，其中所述第一存储区和所述第二存储区接收相同的命令和地址信号，其中所述第一存储区接收第一芯片选择信号、第一时钟使能信号和第一终接控制信号，并且所述第二存储区接收第二芯片选择信号、第二时钟使能信号和第二终接控制信号，其中所述第一芯片选择信号不同于所述第二芯片选择信号，所述第一时钟使能信号不同于所述第二时钟使能信号，并且所述第一终接控制信号不同于所述第二终接控制信号，其中所述第一存储区和所述第二存储区基于使用选择信号属于相同存储区块或者不同存储区块并且在相同存储区块或者不同存储区块中操作。12.根据权利要求11所述的半导体存储设备，其中当所述第二存储区属于第二存储区块时，所述第一存储区属于第一存储区块。13.根据权利要求11所述的半导体存储设备，其中当半导体存储设备的存储容量是16Gb(吉比特)时，所述第一存储区和所述第二存储区中的每个具有8Gb的存储容量。14.根据权利要求11所述的半导体存储设备，还包括：数据通信(DQ)连接电路，配置所述数据通信连接...

【专利技术属性】
技术研发人员：权五星，金晋贤，宋元亨，崔志显，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR