使用锗纳米线的场效应晶体管结构制造技术

描述了使用锗纳米线形成的场效应晶体管结构。在一个示例中，所述结构具有：沿着预定约束取向形成在衬底上的锗纳米线；在所述纳米线的第一端处的所述纳米线的第一掺杂区，所述第一掺杂区限定源极；在所述纳米线的第二端处的所述纳米线的第二掺杂区，所述第二掺杂区限定漏极；以及在所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质。

【技术实现步骤摘要】
【国外来华专利技术】使用锗纳米线的场效应晶体管结构
本描述涉及金属氧化物半导体器件的领域，并且特别是涉及使用锗作为电流沟道的这种器件。
技术介绍
集成电路系统中的晶体管被制造得越来越小。晶体管的减小的尺寸降低了能够携带电流或承受电压的导电材料的量。对于MOS(金属氧化物半导体)器件，从n型MOS(nMOS)器件沟道中的电子的数量和运动以及p型MOS(pMOS)器件沟道中的带正电的空穴的数量和运动方面来描述电流的量。对于MOSFET(金属氧化物半导体场效应晶体管)器件，沟道将电流(电荷)从一端处的源极运送到另一端处的漏极。电流(电荷)由在沟道之上或在沟道主体周围施加的栅极调节。为了进一步减小集成电路中的MOSFET的尺寸，需要具有每单位宽度更高的电流的更小(更短)的沟道。高载流子(电子或空穴)迁移率是在评估体MOSFET中的携带电荷的电流沟道的有用性时的关键要素。附图说明通过示例而不是限制的方式在附图的图中示出了本专利技术的实施例，在附图中相似的附图标记指代相似的元件。图1是体锗的导带的恒定能量表面的示图。图2是锗纳米线的侧视图。图3是根据实施例的使用锗纳米线构造的MOSFET的侧视图。图4是根据实施例的使用锗纳米线构造的MOSFET的横截面侧视图。图5A是根据实施例的锗纳米线中的Γ-谷约束的图。图5B是根据实施例的图5A的Γ-谷约束的二维约束的示图。图6A是根据实施例的锗纳米线的约束区中的恒定能量表面的示图。图6B是根据实施例的图6A的恒定能量表面的二维约束的示图。图7是根据实施例的圆形锗纳米线的导带E-k值的曲线图。图8是根据实施例的圆形锗纳米线的态密度的曲线图。图9A是根据实施例的针对锗纳米线nMOSFET的不同约束的漏极电流与栅极电压的关系曲线图。图9B是根据实施例的锗纳米线nMOSFET的导带E-k值的曲线图。图10是根据实施例的在单个衬底上制造的锗纳米线n和p型MOSFET的横截面侧视图。图11是根据实施例的形成MOSFET器件的过程流程图。图12是根据实施例的并入了具有Ge沟道MOSFET的管芯的计算设备的框图。具体实施方式在缩放的器件、诸如MOSFET等CMOS(互补MOS)器件中，半导体主体也可以连同CMOS器件的总尺寸一起被缩放。这可以导致薄d主体或纳米线结构，以便维持具有短沟道长度的MOSFET的良好的静电特性。在这样的结构中，由于缩放的主体引起的量子约束和由于短沟道引起的弹道输运的效应变得非常重要。基于其体特性的高迁移率材料可以不导致缩放的器件中的高电流驱动性，其中足够的体尺寸不可用，使得沟道材料特性明显不同于采用体形式。例如，虽然III-V族半导体材料由于它们的轻电子有效质量(me*)而具有高电子迁移率，它们也由于它们的轻me*而具有低电子态密度(DOS)。对于极小的nMOSFET，与诸如Si的其它高DOS材料相比，III-V族半导体材料的低电子DOS可以导致沟道电荷的明显损失。作为结果，驱动电流提高可能不如迁移率提高所表明的那么多。这可以被称为DOS瓶颈。驱动电流可以实际上比针对Si的更糟，因为电荷较小。对于极小的pMOSFET，III-V族材料的低空穴迁移率可能限制性能。Ge另一方面具有高空穴迁移率。此外，当在同一管芯中对nMOS使用III-V半导体材料并对pMOS使用Ge时，存在兼容性问题，反之亦然。这些不同的材料需要不同的工艺和不同的材料来制造。通过使用Ge纳米线来制造nMOSFET，与GepMOS的兼容性问题被克服。此外，量子约束取向可以用于提高Ge纳米线nMOS的电流驱动性。MOSFET中的驱动电流ID可以被表示为电荷密度Q乘以载流子速度v。为了增大ID，可以增大Q或v。为了增大v，需要小的载流子有效质量(m*)。虽然Q可以由大规模器件中的栅极氧化物电容Cox控制，但是在器件持续缩放时，沟道材料的效应及其DOS变得越来越重要。为了维持缩放的器件中的高Q，可以使用高DOS或量子电容CQ和高总电容，其为Cox和CQ串联的结果。DOS取决于两个量：m*和谷简并度gv。较大的m*和gv给出较大的DOS。然而，因为较小的m*提供较高的v，它可以更好地使m*保持小。Q和v二者可以通过增大gv同时使m*保持小而被同时增大。具有<110>输运方向的Ge纳米线(NW)可以用于通过选择导带中的L和伽玛谷的适当量子约束来为nMOSFET提供高Q和v。具有相同类型的量子约束的GeNWpMOSFET也可以输送良好的电流驱动性。制造具有GeNW的nMOSFET和pMOSFET提供材料可兼容的基于Ge的CMOS晶圆制造技术。Ge纳米线(NW)nMOSFET当被制造有最佳约束取向时提供高迁移率(载流子速度)、高电荷密度、并且因此提供高电流。换言之，具有适当约束的GeNW提供两个期望属性：与迁移率相关的高载流子速度；以及高电荷密度Q。这两个属性一起产生流过沟道的高电流。虽然Ge不是在体状态中具有最高电子迁移率的材料，与例如InAs或Si相比，具有<110>输运、被制造有适当的量子约束带结构的GeNWnMOSFET输送更高的驱动电流。图1是Ge体材料的导带(CB)的恒定能量表面的示图。L谷是最低的104，而Γ谷102是下一个。Γ和L谷的能级不是那么不同，所以这两个谷都对Gen型器件特性很重要。图2是示例性GeNW的示图。NW被示为具有圆形横截面的圆柱体，然而本专利技术不限于此。器件的纳米线核心302可以具有半圆形或圆的任何其它部分的横截面。横截面可以是多边形，例如矩形、正方形或具有扁平或圆形边的任何其它多边形状。特定的横截面形状可以适应于适合特定的制造工艺或抑制其它附近的结构。锗纳米线被称为纳米线，因为它具有以纳米为单位测量的横截面直径，并且因为它具有大于其直径的长度。直径在这个示例中被指示为3nm。直径可以较小，如被制造技术允许并被表面效应限制的。对于极薄的纳米线，表面处的原子的重构的表面效应可以改变材料特性并限制用于电流沟道的纳米线的适合性。可以使用小至晶格常数的三倍(例如1.5-2nm)的直径，而没有来自表面效应的明显影响。直径可以更大，高达10nm。大于10nm的直径可以受体效应影响。换言之，因为纳米线被制造得更厚，它开始表现得更像体材料。纳米线的长度可以是从直径的3到10倍。对于较短的长度，短沟道效应可以限制电流流动的栅极可控制性和MOSFET的切换性能。较长的沟道长度提供更大的静电性能，但需要实现管芯上的更多表面，并且可能由于载流子分散而遭受更高的沟道电阻。相应地，对于NW的直径的3到5倍的长度，性能和尺寸看起来被优化。长度的特定选择可以取决于衬底、栅极氧化物、期望的电流和电压特性以及其它因素。图3是并入了图2的锗纳米线的示例性GeNWMOSFET300的示图。NW302具有输运方向(X)和在示图的平面中的2D约束方向(y和z)。MOSFET300具有中心Ge纳米线302，其中源极和漏极被定义为分别在如图4的横截面视图中所示的相对端处分别连接到金属接触部305、309的高掺杂区304、308。金属接触部位于纳米线的端部以覆盖圆形横截面。虽然金属接触部被显示为具有匹配的圆形横截面，接触部可以具有提供到高掺杂区的连接并允许外部连接的任何期望形状。图10示出允许通往MOSFET之上本文档来自技高网...

【技术保护点】
一种装置，包括：沿着预定约束取向形成在衬底上的锗纳米线；在所述纳米线的第一端处的所述纳米线的第一掺杂区，所述第一掺杂区限定源极；在所述纳米线的第二端处的所述纳米线的第二掺杂区，所述第二掺杂区限定漏极；以及在所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质。

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：沿着预定约束取向形成在衬底上的锗纳米线；在所述纳米线的第一端处的所述纳米线的第一掺杂区，所述第一掺杂区限定源极；在所述纳米线的第二端处的所述纳米线的第二掺杂区，所述第二掺杂区限定漏极；以及在所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质。2.如权利要求1所述的装置，其中，所述纳米线具有比它的直径大至少三倍的长度。3.如权利要求1或3所述的装置，其中，所述纳米线具有圆形横截面。4.如权利要求3所述的装置，还包括：在所述纳米线的所述第一端处的源极接触部以及在所述纳米线的所述第二端处的漏极接触部，所述源极接触部覆盖所述圆形横截面，所述漏极接触部覆盖所述圆形横截面。5.如权利要求1-4中的任一项所述的装置，其中，所述纳米线具有多边形横截面。6.如权利要求5所述的装置，还包括：在所述纳米线的所述第一端之上的源极接触部以及在所述纳米线的所述第二端之上的漏极接触部。7.如权利要求1-6中的任一项所述的装置，其中，所述纳米线具有x＝<110>的载流子输运方向以引起沿着y-z平面中的所述纳米线的横截面的量子约束。8.如权利要求1-7中的任一项所述的装置，其中，所述锗纳米线是通过使用n型掺杂剂掺杂所述源极和所述漏极而形成的n型。9.如权利要求8所述的装置，还包括：沿着所述预定约束取向形成在所述衬底上的第二锗纳米线；在所述第二纳米线的第一端处的所述第二纳米线的第一p型掺杂区，所述第一p型掺杂区限定源极；在所述第二纳米线的第二端处的所述第二纳米线的第二p型掺杂区，所述第二p型掺杂区限定漏极；以及在所述第二纳米线的所述源极和所述漏极之间形成在所述纳米线之上的栅极电介质。10.如权利要求1-9中的任一项所述的装置，其中，所述衬底是具有(100)表面的硅衬底，并且其中，所述预定约束取向由<110>切割形成。11.如权利要求9所述的装置，其中，所述第一掺杂区和所述第二掺杂区是n型互补金属氧化物半导体晶体管的部分，并且所述第一p型掺杂区和所述第二p型掺杂区是p型互补金属氧化物半导体晶体管的部分...

【专利技术属性】
技术研发人员：R·金，U·阿维奇，I·扬，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US