电流可控型静电感应晶体管制造技术

本实用新型专利技术涉及一种电流可控型静电感应晶体管(SIT),包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层、位于高阻外延层内沟道下方的隐埋层和位于高阻外延层内相互并联的多个SIT单元，其特征在于隐埋层位于沟道下方0.3～0.7um，掺杂浓度为5×1014～1×1015cm‑3，隐埋层厚度为0.4～0.6um。本实用新型专利技术的器件能够在保持结构、材料以及工艺等互相影响的制造参数不变的情况下，通过改变独立的参数，来调控SIT的电学参数从而调控SIT的输出特性，从而制备出性能优良的SIT。

【技术实现步骤摘要】

本技术涉及一种静电感应晶体管，特别是一种基于沟道隐埋层的电流可控型静电感应晶体管。
技术介绍
静电感应晶体管(SIT)是一种能够在较高频率和大功率条件下工作的静电感应器件，在电子开关等领域有着广泛的应用前景。SIT的微尺寸效应十分显著而且结构异常灵敏，其电流-电压特性(I-V特性)和电性能参数对结构、材料以及工艺等制造参数的关系十分复杂，相互关联。在现有的研究中，对于SIT输出电流等输出特性的控制主要通过改变沟道长度与沟道宽度的比值、沟道掺杂浓度等来实现。但是改变某一结构参数会影响到其他诸多电学特性参数，易造成制造技术难控制，工艺不稳定，成品率低等问题。因此，需要找到一种新的方法，能够在保持结构、材料以及工艺等互相影响的制造参数不变的情况下，通过改变独立的参数，来调控SIT的电学参数，从而增强SIT的输出特性，通过更加稳定的制造工艺，制备出性能优良的SIT，并提高成品率。
技术实现思路
本技术的目的在于克服现有技术的不足，制备出能够满足使用要求的性能优良的的SIT。本技术的一种电流可控型静电感应晶体管，包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内沟道下方的隐埋层，其特征在于隐埋层位于沟道下方0.3～0.7um，掺杂浓度为5×1014～1×1015cm-3，隐埋层厚度为0.4～0.6um。可以通过改变隐埋层的厚度和浓度来调控SIT的输出电流等输出特性。用软件模拟发现，随着隐埋层厚度的增加，器件的输出电流不断增大，但当输出电流增大到一定程度时则会出现电流饱和而不再变化的情况。而随着隐埋层浓度的不断增大，在相同偏压下，器件的输出电流逐渐增大，对应的导通电阻降低，同样当浓度增大到一定程度时，特性曲线也会出现一定重合甚至变形，因此浓度也不宜过大。在实际选择过程中，需要综合考虑掺杂浓度、厚度以及器件制作工艺的难易程度。一般隐埋层掺杂浓度选取5×1014～1×1015cm-3，厚度选取0.4～0.6um。进一步，该隐埋层既适用于N沟道SIT，也适用于P沟道SIT。本技术在沟道下方制作一层隐埋层，类似于将漏压对沟道势垒的调控从漏极提高到了隐埋层的位置，使得漏压对本征栅电势的调控越过了部分漂移区，更直接、更有效地作用于势垒鞍点，提高了器件的漏控效率，进而增大了器件的漏电流，而器件漂移区的厚度并不因此而发生改变。此外，在保证器件输出电流增大、导通电阻降低的同时，器件表现出了优良的击穿特性。而且，对P沟道SIT来说，引入隐埋层可以补偿由空穴作为载流子导致的迁移率比较低，进而电流密度较低的负面影响。进一步，本技术的电流可控型静电感应晶体管，采用硅切片作为SIT的低阻单晶衬底材料，厚度为30～40um，掺杂浓度为1×1018～1×1019cm-3；在该衬底片上生长一层厚度为20～26um，掺杂浓度为5×1012～1×1013cm-3的微掺杂高阻外延层；在高阻外延层上制作SIT的有源区，有源区沟道长度2～3um，栅区掺杂浓度为1×1018～1×1019cm-3，源区掺杂浓度也为1×1018～1×1019cm-3。进一步，本技术的电流可控型静电感应晶体管为一种输出特性可以随着隐埋层的位置、掺杂浓度和厚度改变而变化的静电感应晶体管。本技术具有以下技术效果：在SIT的适当位置埋入特定掺杂浓度和特定厚度的隐埋层，能有效提高漏-源偏压对沟道势垒的控制效率，提高器件的输出电流和其他输出特性，特别为解决P型沟道中空穴迁移率低导致电流过小的问题开辟了一种新途径。在其他参数相同的情况下，隐埋层的引入可使P沟道SIT的输出电流与N沟道SIT的相当，且可使二者的输出特性对称，能够使二者配对使用。并且可以通过控制隐埋层的厚度和浓度来调控SIT的输出电流等输出特性，从而优化SIT的输出性能，制备出满足使用要求的SIT。附图说明图1为电流可控型静电感应晶体管的剖面结构示意图。图中：1为漏极，2为低阻单晶衬底，3为高阻外延层，4为隐埋层，5为栅区，6为SiO2层，7为源区。图2为不同浓度的隐埋层对P沟道SIT的I-V输出特性的影响。图3为不同厚度的隐埋层对P沟道SIT的I-V输出特性的影响。图4为不同位置的隐埋层对P沟道SIT的I-V输出特性的影响。图5为有隐埋层和无隐埋层时N沟道SIT的I-V特性图。具体实施方式附图为本技术的实施例，以下结合附图说明。参见附图1，本技术的一种电流可控型静电感应晶体管包括漏极1、位于漏极之上的低阻单晶衬底2、位于低阻单晶衬底之上的高阻外延层3和位于高阻外延层内沟道下方的隐埋层4，其特征在于隐埋层4位于沟道下方0.3～0.7um，掺杂浓度为5×1014～1×1015cm-3，隐埋层厚度为0.4～0.6um。在其他参数保持不变的情况下，对于隐埋层的厚度和掺杂浓度对SIT输出特性的控制能力分别进行分析。过程及结果如下：SIT结构参数设定值参数数值单位栅区掺杂浓度1.0e19cm-3源区掺杂浓度1.0e19cm-3外延层掺杂浓度1.0e13cm-3漏区掺杂浓度1.0e19cm-3总单元宽度9.0mm总器件厚度37.0mm栅接触窗口半宽0.75mm源接触窗口宽1.5mm漏接触层厚度2.0mm栅区结深1.0mm源区结深3.0mm漏接触层厚度2.0mm对于P沟道SIT，在浓度N＝1×1013cm-3的外延层中沟道下方0.5um处引入厚度设定为0.5um的P型隐埋层，浓度分别取N＝5×1013cm-3、1×1014cm-3、5×1014cm-3、1×1015cm-3、5×1015cm-3、1×1016cm-3以及无隐埋层这几种情况，附图2为栅压VG取1V，漏压VD为0至-200V时，不同浓度的隐埋层对器件I-V输出特性的影响。可以发现，当隐埋层浓度接近外延层浓度时，器件输出特性基本不变；随着隐埋层浓度的不断增大，在相同偏压下，器件的输出电流逐渐增大，相应的导通电阻不断降低。但是当浓度增大到一定程度时，特性曲线出现一定重合甚至变形，因此浓度也不宜过大，隐埋层浓度一般选取5×1014～1×1015cm-3。在浓度N＝1×1013cm-3的外延层中沟道下方0.5um处引入掺杂浓度设定为1×1015cm-3的P型隐埋层，厚度分别取0.5um、1.0um、1.5um、2.0um以及2.5um，得到栅压VG取1V，漏压VD为0至-200V时的输出特性曲线，并与无隐埋层的P沟道SIT特性进行对比，结果如附图3所示。从图中我们可以看出，随着隐埋层厚度的增加，器件的输出电流也随着不断增大，当隐埋层厚度为0.5um时，输出电流明显大于无隐埋层的情况。但是，随着隐埋层厚度继续增加，输出电流的增大会出现电流饱和现象，表现在图像上即为I-V特性曲线出现开始出现变形，SIT的I-V特性曲线变形会严重影响器件性能，因此，隐埋层厚度一般选取0.4～0.6um。在浓度N＝1×1013cm-3的外延层中引入掺杂浓度设定为1×1015cm-3、厚度为0.5um的P型隐埋层，位置分别位于在沟道下方0.5um、1.0um、1.5um、2.0um、2.5um、3.0um、10um以及20um，得到栅压VG取1V，漏压VD为0至-200V时的输出特性曲线，并与无隐埋层的P沟道SIT特性进行对比，本文档来自技高网...

【技术保护点】
一种电流可控型静电感应晶体管，包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内沟道下方的隐埋层，其特征在于隐埋层位于沟道下方0.3～0.7um，掺杂浓度为5×1014～1×1015cm‑3，隐埋层厚度为0.4～0.6um。

【技术特征摘要】
1.一种电流可控型静电感应晶体管，包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内沟道下方的隐埋层，其特征在于隐埋层位于沟道下方0.3～0.7um，掺杂浓度为5×1014～1×1015cm-3，隐埋层厚度为0.4～0.6um。2.根据权利要求1所述的电流可控型静电感应晶体管，其特征在于引入的隐埋层适用于N沟道SIT。3.根据权利要求1所述的电流可控型静电感应晶体管，其特征在于引入的隐埋层适用于P沟道SIT。4.根据权利要求1或2或3所述的电流可控型静电感应晶体管，其特征是采...

【专利技术属性】
技术研发人员：杨建红，王欣，陈健，肖彤，王娇，乔坚栗，
申请(专利权)人：兰州大学，
类型：新型
国别省市：甘肃;62