限制翻转的动态逻辑电路及静态随机存取存储器制造技术

一种限制翻转的动态逻辑电路及静态随机存取存储器，所述限制翻转的动态逻辑电路输入时钟信号和至少一个逻辑输入信号，输出逻辑输出信号；包括：动态逻辑电路，响应于所述时钟信号，对所述至少一个逻辑输入信号的逻辑电平进行解码并输出，将所述动态逻辑电路的输出端作为第一动态点；锁存电路，响应于所述时钟信号，对所述第一动态点的电压进行锁存，并作为所述逻辑输出信号输出；所述限制翻转的动态逻辑电路还包括：保持电路，适于保持所述第一动态点的电压。本发明专利技术方案可以有效提高所述限制翻转的动态逻辑电路的速度。

【技术实现步骤摘要】
限制翻转的动态逻辑电路及静态随机存取存储器
本专利技术涉及电子
，尤其是涉及一种限制翻转的动态逻辑电路及静态随机存取存储器。
技术介绍
随着电子信息技术的飞速发展，人们对电子产品的速度提出了更高的要求，同时，速度也已经成为电路中最重要的指标之一，这对电路设计人员提出了更高的挑战，电路设计人员需要对部分现有的功能电路进行优化，使之具有更快的速度。SRAM(StaticRandomAccessMemory，静态随机存取存储器)是最常用的存储器之一，采用静态存储方式，以双稳态数据锁存器电路作为存储单元。SRAM的特点是读写速度快，无需配合内存刷新电路可提高工作效率，但掉电后数据不能保存。SRAM一般包括：由所述存储单元组成的存储阵列、灵敏放大器、解码电路(或称为译码电路/译码器)、控制电路和时序控制电路五大部分，其中，SRAM中的所述解码电路可以是一种限制翻转的动态逻辑(LSDL，LimitedSwitchDynamicLogic)电路。在现有技术中，所述LSDL电路一般包括：动态逻辑电路和锁存电路，所述动态逻辑电路输入有至少一个逻辑输入信号，所述动态逻辑电路响应于时钟信号，当所述时本文档来自技高网...

【技术保护点】
一种限制翻转的动态逻辑电路，输入时钟信号和至少一个逻辑输入信号，输出逻辑输出信号，包括：动态逻辑电路，响应于所述时钟信号，对所述至少一个逻辑输入信号的逻辑电平进行解码并输出，将所述动态逻辑电路的输出端作为第一动态点；锁存电路，响应于所述时钟信号，对所述第一动态点的电压进行锁存，并作为所述逻辑输出信号输出；其特征在于，还包括：保持电路，适于保持所述第一动态点的电压。

【技术特征摘要】
1.一种限制翻转的动态逻辑电路，输入时钟信号和至少一个逻辑输入信号，输出逻辑输出信号，包括：动态逻辑电路，响应于所述时钟信号，对所述至少一个逻辑输入信号的逻辑电平进行解码并输出，将所述动态逻辑电路的输出端作为第一动态点；锁存电路，响应于所述时钟信号，对所述第一动态点的电压进行锁存，并作为所述逻辑输出信号输出；其特征在于，还包括：保持电路，适于保持所述第一动态点的电压。2.如权利要求1所述的限制翻转的动态逻辑电路，其特征在于，所述保持电路包括：第一PMOS晶体管，所述第一PMOS晶体管的源极连接电源，所述第一PMOS晶体管的漏极连接所述第一动态点；第一反相器，所述第一反相器的输入端连接所述第一动态点，所述第一反相器的输出端连接所述第一PMOS晶体管的栅极。3.如权利要求1所述的限制翻转的动态逻辑电路，其特征在于，所述动态逻辑电路包括：至少一个解码逻辑电路，每一个所述逻辑输入信号传输至一个所述解码逻辑电路的第一端，所述解码逻辑电路的第二端连接所述第一动态点，将所述解码逻辑电路的第三端作为第二动态点。4.如权利要求3所述的限制翻转的动态逻辑电路，其特征在于，响应于所述时钟信号的上升沿，当所述逻辑输入信号均为逻辑低电平时，所述动态逻辑电路输出第一逻辑电平，当所述逻辑输入信号中有一个为逻辑高电平时，所述动态逻辑电路输出不同于第一逻辑电平的第二逻辑电平。5.如权利要求4所述的限制翻转的动态逻辑电路，其特征在于，所述第一逻辑电平为逻辑高电平，所述第二逻辑电平为逻辑低电平。6.如权利要求5所述的限制翻转的动态逻辑电路，其特征在于，所述动态逻辑电路还包括：第一时钟控制电路，所述第一时钟控制电路输入所述时钟信号，所述第一时钟控制电路的输入端连接电源，所述第一时钟控制电路的输出端连接所述第一动态点；当所述时钟信号为逻辑高电平时，所述第一时钟控制电路关断，当所述时钟信号为逻辑低电平时，所述第一时钟控制电路导通；第二时钟控制电路，所述第二时钟控制电路输入所述时钟信号，所述第一时钟控制电路的输入端接地，所述第二时钟控制电路的输出...

【专利技术属性】
技术研发人员：陈双文，丁艳，张静，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31