一种FPGA配置存储器阵列的多电源分区分时上电系统技术方案

一种FPGA配置存储器阵列的多电源分区分时上电系统，将FPGA配置存储器阵列的存储单元划分为若干个区域，逐个区域顺序上电，有效解决了大规模单粒子加固SRAM型FPGA的上电浪涌电流问题。FPGA上电时，使用供电控制电路使各区域顺序上电，从而减小上电峰值电流。每个供电子电路输出给存储单元区域的电压同时并联到全局网络上，使全FPGA芯片各存储单元区域电压相同，保证了一致性。本发明专利技术能够有效消除上电浪涌电流，同时通过将FPGA划分为多个区域，实现上电电流与FPGA的规模无关。

【技术实现步骤摘要】

本专利技术涉及一种FPGA配置存储器阵列的多电源分区分时上电系统，属于集成电路

技术介绍
现场可编程逻辑门阵列(以下简称FPGA)根据配置信息可以实现不同的逻辑功能。SRAM型FPGA内使用由SRAM单元组成的配置存储器阵列存储用户的配置信息，由SRAM单元组成的配置帧可以无限次反复烧写，使FPGA的应用具有极大的灵活性，特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中广泛应用于航天工程中。现有技术中为配置存储器阵列上电时是同时给所有存储单元供电，其缺点是会造成短时电源电流急剧增大，称为“上电浪涌电流”，且此电流会随着FPGA规模增大而增加。使用FPGA的电路系统在设计供电电路时，供电电路可提供的最大电流必须超过上电浪涌电流，这意味着供电电路的实际供电能力远大于FPGA正常工作的需要，形成很大的浪费。此外，急剧的大电流冲击也会降低FPGA器件及系统的可靠性。
技术实现思路
本专利技术解决的技术问题为：克服现有技术不足，提供一种FPGA配置存储器阵列的多电源分区分时上电系统，能够有效消除上电浪涌电流，同时使上电电流与FPGA的规模无关，减小使用FPGA的系统供电功耗，提高系统可靠性。本专利技术解决的技术方案为：一种FPGA配置存储器阵列的多电源分区分时上电系统，包括供电控制电路和N个结构相同的供电子电路；FPGA配置存储器阵列的存储单元按照逻辑资源的边界等量划分为N个区域，每个供电子电路与FPGA配置存储器阵列的一个存储单元区域相对应；供电控制电路接收FPGA上电复位电路提供的POE使能信号、FPGA内部环形振荡器产生的时钟信号以及参考电压VREF；在FPGA上电复位电路提供的POE使能信号使能时，供电控制电路根据FPGA内部环形振荡器产生的时钟信号依次向每个供电子电路发送供电子电路使能信号，实现N个供电子电路按顺序上电，并采集每个供电子电路反馈的全局电压VRAM，根据全局电压VRAM以及参考电压VREF，向对应的供电子电路发送控制信号，用于将每个供电子电路提供给对应存储单元区域的电压VRAMJ调整到VRAM；每个供电子电路根据供电控制电路发送的供电子电路使能信号、FPGA内核电路电源VCCINT以及FPGA辅助电源VCCAUX生成对应存储单元区域的供电电压VRAMJ的初始值和全局电压VRAM，并将全局电压VRAM反馈给供电控制电路；根据供电控制电路发送的控制信号Vcontrol将VRAMJ调整到VRAM。所述每个供电子电路包括PMOS管P201、PMOS管P211、PMOS管P212、PMOS管P213、反相器G221和反相器G222；反相器G221的输入端与供电控制电路发送的供电子电路使能信号Block_Vint_En连接，输出端与PMOS管P211的栅极连接，PMOS管P211的源极与FPGA内核电路电源VCCINT连接，PMOS管P211的漏极与对应的存储单元区域供电端连接，为对应的存储单元区域提供电压VRAMJ；反相器G222的输入端与供电控制电路发送的供电子电路使能信号Block_Vaux_En连接，输出端同时与PMOS管P212的栅极和PMOS管P213的栅极连接，PMOS管P213的源极输出全局电压VRAM，PMOS管P213的漏极同时与PMOS管P211的漏极以及PMOS管P212的源极连接，PMOS管P212的漏极与PMOS管P201的漏极连接，PMOS管P201的源极与FPGA辅助电源VCCAUX连接，PMOS管P201的栅极与供电控制电路发送的控制信号Vcontrol连接，所述控制信号Vcontrol通过控制PMOS管P201的导通电流将电压VRAMJ调整到VRAM。所述供电控制电路包括分频电路、N位移位寄存器链、运算放大器、电阻R305、电阻R306以及N个使能信号生成电路；分频电路在FPGA上电复位电路提供的POE使能信号使能时，对FPGA内部环形振荡器产生的时钟信号进行四分频和十六分频，四分频产生的时钟信号输出给N个使能信号生成电路，十六分频产生的时钟信号输出给N位移位寄存器链；N位移位寄存器链在FPGA上电复位电路提供的使能信号POE使能时，根据分频电路输出的时钟信号依次向N个使能信号生成电路发送使能信号；每个使能信号生成电路与一个供电子电路相对应，每个使能信号生成电路根据分频电路输出的时钟信号以及N位移位寄存器链输出的使能信号，生成供电使能信号Block_Vint_En和Block_Vaux_En，输出给对应的供电子电路；运算放大器的同相输入端同时与电阻R305和电阻R306的一端连接，电阻R305的另一端连接供电子电路反馈的全局电压VRAM，电阻R306的另一端接地，运算放大器的反相输入端连接参考电压VREF，运算放大器的输出端输出控制信号Vcontrol。所述供电控制电路还包括迟滞比较器，迟滞比较器的同相输入端连接供电子电路反馈的全局电压VRAM，反相输入端连接VCCINT，输出端同时向N个使能信号生成电路输出状态控制信号Vram_Good，当VRAM大于0.95×VCCINT时，状态控制信号Vram_Good为高电平，当VRAM小于0.85×VCCINT时，状态控制信号Vram_Good为低电平；各个使能信号生成电路根据该VRAM状态控制信号调整供电使能信号Block_Vint_En和Block_Vaux_En，以控制对应的供电子电路生成符合要求的电压VRAM。所述每个使能信号生成电路均包括D触发器D701、D触发器D702、2输入与门G711、2输入与门G712、2输入与门G713、2输入与门G714、2输入与门G715、2输入与门G716、2输入或门G721、2输入或门G722、3输入或门G731、异或门G741以及非门G751。D触发器D701的D端连接2输入或门G722的输出端，D触发器D701的CLK端连接分频电路输出的时钟信号，D触发器D701的Q端同时连接2输入与门G716的第一输入端、2输入或门G722的第一输入端以及异或门G741的第一输入端，D触发器D701的端同时连接2输入与门G712的第一输入端以及2输入与门G713的第一输入端，D触发器D701的CLR端连接N位移位寄存器链输出的使能信号；D触发器D702的D端连接3输入或门G731的输出端，D触发器D702的CLK端连接分频电路输出的时钟信号，D触发器D702的Q端同时连接2输入...

【技术保护点】
一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：包括供电控制电路(C101)和N个结构相同的供电子电路；FPGA配置存储器阵列的存储单元按照逻辑资源的边界等量划分为N个区域，每个供电子电路与FPGA配置存储器阵列的一个存储单元区域相对应；供电控制电路(C101)接收FPGA上电复位电路提供的POE使能信号、FPGA内部环形振荡器产生的时钟信号以及参考电压VREF；在FPGA上电复位电路提供的POE使能信号使能时，供电控制电路(C101)根据FPGA内部环形振荡器产生的时钟信号依次向每个供电子电路发送供电子电路使能信号，实现N个供电子电路按顺序上电，并采集每个供电子电路反馈的全局电压VRAM，根据全局电压VRAM以及参考电压VREF，向对应的供电子电路发送控制信号，用于将每个供电子电路提供给对应存储单元区域的电压VRAMJ调整到VRAM；每个供电子电路根据供电控制电路(C101)发送的供电子电路使能信号、FPGA内核电路电源VCCINT以及FPGA辅助电源VCCAUX生成对应存储单元区域的供电电压VRAMJ的初始值和全局电压VRAM，并将全局电压VRAM反馈给供电控制电路(C101)；根据供电控制电路(C101)发送的控制信号Vcontrol将VRAMJ调整到VRAM。...

【技术特征摘要】
1.一种FPGA配置存储器阵列的多电源分区分时上电系统，其特征在于：
包括供电控制电路(C101)和N个结构相同的供电子电路；FPGA配置存储器
阵列的存储单元按照逻辑资源的边界等量划分为N个区域，每个供电子电路与
FPGA配置存储器阵列的一个存储单元区域相对应；
供电控制电路(C101)接收FPGA上电复位电路提供的POE使能信号、
FPGA内部环形振荡器产生的时钟信号以及参考电压VREF；在FPGA上电复位
电路提供的POE使能信号使能时，供电控制电路(C101)根据FPGA内部环
形振荡器产生的时钟信号依次向每个供电子电路发送供电子电路使能信号，实
现N个供电子电路按顺序上电，并采集每个供电子电路反馈的全局电压VRAM，
根据全局电压VRAM以及参考电压VREF，向对应的供电子电路发送控制信号，
用于将每个供电子电路提供给对应存储单元区域的电压VRAMJ调整到VRAM；
每个供电子电路根据供电控制电路(C101)发送的供电子电路使能信号、
FPGA内核电路电源VCCINT以及FPGA辅助电源VCCAUX生成对应存储单元区
域的供电电压VRAMJ的初始值和全局电压VRAM，并将全局电压VRAM反馈给供
电控制电路(C101)；根据供电控制电路(C101)发送的控制信号Vcontrol将
VRAMJ调整到VRAM。
2.根据权利要求1所述的一种FPGA配置存储器阵列的多电源分区分时上
电系统，其特征在于：所述每个供电子电路包括PMOS管P201、PMOS管P211、
PMOS管P212、PMOS管P213、反相器G221和反相器G222；
反相器G221的输入端与供电控制电路(C101)发送的供电子电路使能信
号Block_Vint_En连接，输出端与PMOS管P211的栅极连接，PMOS管P211
的源极与FPGA内核电路电源VCCINT连接，PMOS管P211的漏极与对应的存
储单元区域供电端连接，为对应的存储单元区域提供电压VRAMJ；反相器G222
的输入端与供电控制电路(C101)发送的供电子电路使能信号Block_Vaux_En
连接，输出端同时与PMOS管P212的栅极和PMOS管P213的栅极连接，PMOS

\t管P213的源极输出全局电压VRAM，PMOS管P213的漏极同时与PMOS管P211
的漏极以及PMOS管P212的源极连接，PMOS管P212的漏极与PMOS管P201
的漏极连接，PMOS管P201的源极与FPGA辅助电源VCCAUX连接，PMOS管
P201的栅极与供电控制电路(C101)发送的控制信号Vcontrol连接，所述控制
信号Vcontrol通过控制PMOS管P201的导通电流将电压VRAMJ调整到VRAM。
3.根据权利要求1所述的一种FPGA配置存储器阵列的多电源分区分时上
电系统，其特征在于：所述供电控制电路(C101)包括分频电路(C302)、N
位移位寄存器链(C301)、运算放大器(C304)、电阻R305、电阻R306以及N
个使能信号生成电路；
分频电路(C302)在FPGA上电复位电路提供的POE使能信号使能时，
对FPGA内部环形振荡器产生的时钟信号进行四分频和十六分频，四分频产生
的时钟信号输出给N个使能信号生成电路，十六分频产生的时钟信号输出给N
位移位寄存器链(C301)；
N位移位寄存器链(C301)在FPGA上电复位电路提供的使能信号POE
使能时，根据分频电路(C302)输出的时钟信号依次向N个使能信号生成电路
发送使能信号；
每个使能信号生成电路与一个供电子电路相对应，每个使能信号生成电路
根据分频电路(C302)输出的时钟信号以及N位移位寄存器链(C301)输出的
使能信号，生成供电使能信号Block_Vint_En和Block_Vaux_En，输出给对应的
供电子电路；
运算放大器(C304)的同相输入端同时与电阻R305和电阻R306的一端连
接，电阻R305的另一端连接供电子电路反馈的全局电压VRAM，电阻R306的
另一端接地，运算放大器(C304)的反相输入端连接参考电压VREF，运算放大
器(C304)的输出端输出控制信号Vcontrol。
4.根据权利要求3所述的一种FPGA配置存储器阵列的多电源分区分时上
电系统，其特征在于：所述供电控制电路(C101)还包括迟滞比较器(...

【专利技术属性】
技术研发人员：陈雷，张彦龙，李智，赵元富，张健，李学武，孙华波，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京;11