一种TI‑IGBT器件制造技术

一种TI‑IGBT器件，包括器件衬底，所述衬底的正面为MOS元胞，所述衬底的反面为集电极金属，所述器件衬底为所述器件的N

A TI IGBT device

A TI IGBT device, including a device substrate, the substrate for MOS positive cell, opposite the substrate for the collector metal, the device substrate for the device N

【技术实现步骤摘要】
一种TI-IGBT器件
本专利技术涉及半导体集成电路领域，特别涉及一种新型的三模式集成绝缘栅型双极集体管TI-IGBT。
技术介绍
TI-IGBT器件是将传统的VDMOS、IGBT及FRD三种器件结构及功能集成为一体。TI-IGBT器件的正面结构与传统的VDMOS、IGBT的正面结构相似，背面结构则既有N型区域，又有P型区域。该器件综合了VDMOS和IGBT各自的优点，既有较快的关断速度，又有较低的导通压降。另外器件在承受反压时有良好的逆导功能，可以使器件在很多的应用场合回不必反并联FRD。由于TI-IGBT具有以上各种优点，因此已被广泛使用。然而，TI-IGBT在拥有诸多优点的同时，也带来了些问题。最主要的是回跳现象。典型的TI-IGBT的I-V特性如图1中的实线所示。在TI-IGBT导通初期，电流密度很小，VCE很大。但当VCE大于一个特定值VP时，VCE会陡降，电流密度则陡增。I-V特性曲线上出现了一大段负阻区。如图2所示，在TI-IGBT导通初期，器件是单极导通的，可以说是工作在VDMOS模式。电子从沟道注入N-漂移区，几乎垂直流向集电极，当流入到N+缓冲层附近后，电子流汇集到集电极的N+短路区后流出器件。从图中可以看到，在P+区上方，电子是横向流到N+短路区的。这样从P+区边缘到P+区中央电势逐渐下降，而这个电势与P+区的电势决定了集电结是否开启。起初电子电流密度小，如图2（A）所示，所产生的压降不足以使集电结开启。集电结两侧电势处处小于其内建电势（Vmg<Vmf<…<Vma<Vin），此时没有空穴注入，也即没有发生电导调制，故导通压降很大。随着VCE增加，电子电流密度增加，集电结正向偏压增加。如图2（B）图所示，直到集电结部分导通（Vmg<…Vmd<Vin<Vmc<…<Vma），部分P+区开始注入空穴，电导调制开始，导通压降大幅下降，此时器件进入了IGBT模式，这就看到了上述的回跳现象。TI-IGBT在设计时要极力避免回跳现象，否则器件无法正常工作。当多个TI-IGBT芯片并联工作时，回跳现象会导致这些芯片无法均流，电流会集中在首先发生回跳的芯片上，从而会将芯片逐个烧毁。抑制回跳的一般方法是增大P+集电区上方的横向电阻（R回跳），这样就可以减小回跳所需的触发电压或电流密度。目前的TI-IGBT主要是通过增加P+集电区的宽度来增加R回跳。为了便于说明，定义WPmin为TI-IGBT可以完全抑制snap-back现象的最小P+集电区宽度。也就是说如果P+集电区宽度小于WPmin的话，TI-IGBT导通时就会出现snap-back现象。理论和实验证明，如果要完全避免回跳的产生，P+集电区的宽度需要上百微米。然后正面MOS元胞的尺寸通过只有几微米。这样会使正面MOS元胞的尺寸与背面集电极元胞的尺寸相差近两个量级，造成TI-IGBT在工作时各MOS元胞电流不同。当TI-IGBT工作于IGBT模式时，P+集电区上方的MOS元胞电流密度大于N+区上方的MOS元胞。相反，当TI-IGBT工作于二极管模式时，P+集电区上方的MOS元胞电流密度小于N+区上方的MOS元胞。电流分布的不均匀性会导致芯片温度场的不均匀，这样就会影响器件的功率循环能力。为了提高TI-IGBT的功率循环能力和抗短路能力，必须降低WPmin尺寸。
技术实现思路
本专利技术要解决的技术问题是提供一种可以有效降低WPmin尺寸的TI-IGBT器件结构。为了解决以上技术问题，本专利技术提供一种TI-IGBT器件，其中，包括器件衬底，所述衬底的正面为MOS元胞，所述衬底的反面为集电极金属，所述器件衬底为所述器件的N-漂移区，在所述N-漂移区下方设有N+缓冲层，所述N+缓冲层下方为集电区，所述集电区与所述集电极金属连接并形成欧姆接触。所述N+缓冲层与所述集电区之间还设有缓冲层。优选的，所述缓冲层为N-缓冲层；或者所述缓冲层为P-缓冲层。优选的，所述N-缓冲层的掺杂浓度低于所述N+缓冲层掺杂浓度，所述P-缓冲层的掺杂浓度低于所述N+缓冲层掺杂浓度。优选的，所述集电区包括P+集电区和N+集电区，所述N-缓冲层至少部分覆盖P+集电区；或者所述集电区包括P+集电区和N+集电区，所述P-缓冲层至少部分覆盖P+集电区。优选的，所述N-缓冲层部分覆盖所述N+集电区；或者所述P-缓冲层部分覆盖所述N+集电区。优选的，所述缓冲层包括N-缓冲层和P-缓冲层，所述N-漂移区下方依次为N+缓冲层、N-缓冲层、P-缓冲层和集电区。优选的，所述集电区包括P+集电区和N+集电区，所述P-缓冲层至少部分覆盖所述P+集电区。优选的，所述P-缓冲层部分覆盖所述N+集电区。优选的，所述N-缓冲层至少部分覆盖所述P-缓冲层。优选的，所述N-缓冲层至少部分覆盖所述N+集电区。本专利技术提供的TI-IGBT器件，由于集电区与N+缓冲层之间增加缓冲层，这样集电结是由集电区/缓冲层构成的PN结。由于PN结开启电压随着PN结两侧掺杂浓度的降低而降低，故增加了缓冲层后，由于缓冲层掺杂浓度较小，PN结的内建电势在一定程度上降低，PN结可以在更小的电压偏置下开启，进而使器件能在更小的电流密度下从VDMOS模式进入IGBT模式。这种新型结构可以减小TI-IGBT的WPmin，大大改善了TI-IGBT内部电流的均匀性，提高了芯片的可靠性。附图说明下面结合附图和具体实施方式对本专利技术作进一步的详细说明：图1为现有TI-IGBT器件的回跳现象曲线图；图2为现有TI-IGBT器件的回跳现象产生原理图；图3是本专利技术TI-IGBT器件实施例1的结构示意图；图4是本专利技术TI-IGBT器件实施例2的结构示意图；图5是本专利技术TI-IGBT器件实施例3的结构示意图；图6是本专利技术TI-IGBT器件实施例4的结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明，使本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本专利技术的主旨。实施例1：如图3所示，本专利技术提供一种TI-IGBT器件，包括器件衬底1，所述衬底1的正面2为MOS元胞2，所述衬底的反面为集电极金属3，所述器件衬底1为所述器件的N-漂移区，在所述N-漂移区下方设有N+缓冲层5，所述N+缓冲层5下方为集电区，所述集电区与所述集电极金属3连接并形成欧姆接触。所述N+缓冲层5与所述集电区之间还设有缓冲层7。在本实施例中，所述缓冲层7为N-缓冲层，所述集电区包括P+集电区61和N+集电区62，N-缓冲层完全覆盖P+集电区61和N+集电区62。所述N-缓冲层的掺杂浓度低于所述N+缓冲层的掺杂浓度。因为P+集电区和N-缓冲层构成了集电结，而N-缓冲层的掺杂浓度可以比N+缓冲层低很多，这样就尽可能降低集电结的内建电势。另一方面，由于N-缓冲层的引入，导致VDMOS模式时电子电流的通道电阻增加。P+集电区上方的电子电流经过N+缓冲层横向流到N+集电区上方后经过N-缓冲层流到N+集电区。图3中R1为电子在N+缓冲层横向流动时的分布电阻，R2为电子电流垂直流过N-缓冲层时的分布电阻。由于N-缓冲层的掺杂浓本文档来自技高网...

【技术保护点】
一种TI‑IGBT器件，其特征在于，包括器件衬底，所述衬底的正面为MOS元胞，所述衬底的反面为集电极金属，所述器件衬底为所述器件的N

【技术特征摘要】
1.一种TI-IGBT器件，其特征在于，包括器件衬底，所述衬底的正面为MOS元胞，所述衬底的反面为集电极金属，所述器件衬底为所述器件的N-漂移区，在所述N-漂移区下方设有N+缓冲层，所述N+缓冲层下方为集电区，所述集电区与所述集电极金属连接并形成欧姆接触，所述N+缓冲层与所述集电区之间还设有缓冲层；所述缓冲层为N-缓冲层；或者所述缓冲层为P-缓冲层；且所述N-缓冲层的掺杂浓度低于所述N+缓冲层掺杂浓度，所述P-缓冲层的掺杂浓度低于所述N+缓冲层掺杂浓度。2.根据权利要求1所述的TI-IGBT器件，其特征在于，所述集电区包括P+集电区和N+集电区，所述N-缓冲层至少部分覆盖P+集电区；或者所述集电区包括P+集电区和N+集电区，所述P-缓冲层至少部分覆盖P+集电区。3.根据权利要求2所述的...

【专利技术属性】
技术研发人员：张文亮，朱阳军，田晓丽，喻巧群，
申请(专利权)人：上海联星电子有限公司，中国科学院微电子研究所，江苏中科君芯科技有限公司，
类型：发明
国别省市：上海,31