三维半导体存储装置和竖直集成电路装置制造方法及图纸

公开了一种三维半导体存储装置和一种竖直集成电路装置，所述竖直集成电路装置可包括基底，基底具有第一区域和第二区域，第一区域被预留用于竖直集成电路装置的第一功能电路，其中，第一功能电路具有横跨第一区域的基本恒定的顶表面水平，第二区域被预留用于竖直集成电路装置的第二功能电路并且与第一区域隔开。第二功能电路可具有横跨第二区域的变化的顶表面水平。掺杂的氧化抑制材料可被包括在基底中并且可分别在基底与第一功能电路和第二功能电路的界面处从第一区域延伸到第二区域。

Three dimensional semiconductor memory device and vertical integrated circuit device

Disclosed is a three-dimensional semiconductor device and a vertical integrated circuit device, the vertical integrated circuit device includes a substrate, the substrate has a first region and a second region, the first region is reserved for the first functional circuit, vertical integrated circuit device in which the level of the top surface of the functional circuit has a constant across the first region the second area is reserved for the second function circuit of vertical integrated circuit device and is separated from the first region. The second function circuit may have a top surface level that varies across the second region. The doped oxide inhibiting material may be included in the substrate and can be extended from the first region to the second region at the interface between the substrate and the first functional circuit and the second functional circuit, respectively.

【技术实现步骤摘要】
本专利申请要求于2015年11月27日提交到韩国知识产权局的第10-2015-0167754号韩国专利申请以及于2015年10月8日提交到美国专利商标局的第62/239,054号美国临时申请的优先权，每个专利申请的全部内容通过引用被包含于此。
本公开涉及半导体领域，具体地，涉及三维半导体存储装置。
技术介绍
一般的二维(2D)或平面半导体器件的集成可以主要由单位存储单元所占有的面积决定，并且会受精细图案形成技术的水平影响。然而，增加图案精细度会需要的昂贵的工艺设备会对二维或平面半导体装置的集成度的增加设定实际的限制。为了克服这样的限制，最近已经提出包括三维布置的存储单元的三维半导体存储装置。
技术实现思路
在一些实施例中，竖直集成电路装置可包括基底，基底具有第一区域和第二区域，第一区域被预留用于竖直集成电路装置的第一功能电路，其中，第一功能电路具有横跨第一区域的基本恒定的顶表面水平，第二区域被预留用于竖直集成电路装置的第二功能电路并且与第一区域隔开。第二功能电路可具有横跨第二区域的变化的顶表面水平。掺杂的氧化抑制材料可被包括在基底中，并且可分别在基底与第一功能电路和第二功能电路的界面处从第一区域延伸到第二区域。在一些实施例中，三维半导体存储装置可包括在基底中的氧化抑制层和在氧化抑制层上的多个堆叠件，其中，每个堆叠件包括在氧化抑制层上的水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极。多个竖直结构可穿过堆叠件并且接触基底。在一些实施例中，三维半导体存储装置可包括基底，基底包括单元阵列区域、外围电路区域和在单元阵列区域与外围电路区域之间的连接区域。多个堆叠件可从单元阵列区域延伸到连接区域，其中，每个堆叠件包括水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极。氧化抑制层可在基底中，其中，氧化抑制层与水平栅极绝缘层接触。附图说明通过下面结合附图的简要描述将更加清楚地理解示例实施例。附图表示在这里描述的非限制性的示例实施例。图1是示例性地示出根据专利技术构思的一些示例实施例的三维半导体存储装置的芯片布局的平面图。图2是示意性地示出根据专利技术构思的一些示例实施例的三维半导体存储装置的框图。图3是根据专利技术构思的一些示例实施例的三维半导体存储装置的示意性电路图。图4是根据专利技术构思的一些示例实施例的三维半导体存储装置的平面图。图5A至图14A是沿图4的线I-I'截取的示出根据专利技术构思的一些示例实施例的制造三维半导体存储装置的方法的剖视图。图5B至图14B是沿图4的线II-II'截取的示出根据专利技术构思的一些示例实施例的制造三维半导体存储装置的方法的剖视图。图15A至图17A分别是示出图11A至图13A的部分“A”的放大剖视图。图15B至图17B分别是示出图11B至图13B的部分“B”的放大剖视图。图18是示出图14B的部分“C”的放大剖视图。图19A和图19B分别是示出分别沿线I-I'和线II-II'截取的部分“A”和部分“B”的放大剖视图，以示出根据专利技术构思的一些示例实施例的三维半导体存储装置。图20A至图20E是各自示出了图14B的部分“D”并且示出根据专利技术构思的一些示例实施例的三维半导体存储装置的数据存储层的放大剖视图。图21是示出根据专利技术构思的一些示例实施例的三维半导体存储装置的部分的电路图。图22是沿图4的线I-I'截取的示出根据专利技术构思的一些示例实施例的三维半导体存储装置的剖视图。图23A和图23B是分别沿图4的线I-I'和线II-II'截取的示出根据专利技术构思的一些示例实施例的三维半导体存储装置的剖视图。图24A和图24B是分别示出图23A的部分“A”和部分“B”的放大的剖视图，图24C是示出图23B的部分“C”的放大剖视图。图25是根据专利技术构思的一些示例实施例的三维半导体存储装置的框图。图26是根据专利技术构思的一些示例实施例的三维半导体存储装置的剖视图。应该注意的是，这些附图意图示出在某些示例实施例中利用的方法、结构和/或材料的通常的特征，并且意图弥补以下提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不精确地反映任何给出的实施例的结构或性能特征，并且不应被解释为限定或限制示例实施例包括的值或性质的范围。例如，为了清楚，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各种附图中的相似或相同的附图标记的使用意图表示存在相似或相同的元件或特征。具体实施方式现在，在下文中将参照示出了专利技术构思的示例性实施例的附图对专利技术构思进行更加充分地描述。通过以下将参照附图被更详细地描述的示例性实施例，专利技术构思和实现所述专利技术构思的方法将是明显的。然而，专利技术构思的实施例可以以不同的形式实施，并且不应被解释为限制于在此阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完全的，并且将把专利技术构思的范围充分地传达给本领域的技术人员。如在这里使用的，除非上下文另有明确指示，否则单数术语“一个”、“一种”和“该/所述”也意图包括复数形式。将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接地连接或直接地结合到所述另一元件，或者可以存在中间元件。类似地，将理解的是，当诸如层、区域或基底的元件被称作“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者可以存在中间元件。相反，术语“直接地”意味着没有中间元件。另外，将利用作为专利技术构思的理想的示例性视图的剖视图来描述具体实施方式中的实施例。因此，示例性视图的形状可以根据制造技术和/或允许误差来修改。因此，专利技术构思的实施例不限于在示例性视图中示出的具体形状，而是可以包括可以根据制造工艺创建的其它形状。在这里示出并解释的本专利技术构思的多个方面的示例性实施例包括它们的互补对应部分。贯穿说明书，相同的附图标号或相同的附图标记表示相同的元件。图1是示例性地示出根据专利技术构思的一些示例实施例的三维半导体存储装置的芯片布局的平面图。图2是示出根据专利技术构思的一些示例实施例的三维半导体存储装置的框图。参照图1，三维半导体存储装置可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括至少一个行解码器区域ROWDCR、至少一个页缓冲区域PBR和至少一个列解码器区域COLDCR。此外，连接区域CNR可以设置在单元阵列区域CAR与每个行解码器区域ROWDCR之间。参照图1和图2，包括多个存储单元的存储单元阵列1可以设置在单元阵列区域CAR上。除了存储单元之外，存储单元阵列1还可以包括电连接到存储单元的字线和位线。存储单元阵列1可以包括多个存储块BLK0至BLKn，每个存储块被构造为独立地执行擦除操作。将参照图3来更详细地描述存储单元阵列1。在每个行解码器区域ROWDCR中，可以设置行解码器2来允许选择设置在存储单元阵列1中的字线。互连结构可以设置在连接区域CNR上，以使存储单元阵列1电连接到行解码器2。行解码器2可以被构造为根据地址信息来选择存储单元阵列1的存储块BLK0至BLKn中的具体的一个存储块，而且选择被选择的存储块的字线中的具体的一条字线。另外，行解码器2可以被构造为响应于来自控制电路的控制信号而将由电压发生器产生的字线电压提供到被选择的字线和未被选择的字线。在每个页缓冲区域PBR中，至少一个页缓冲器3可以设本文档来自技高网...

【技术保护点】
一种三维半导体存储装置，所述三维半导体存储装置包括：氧化抑制层，在基底中；多个堆叠件，在氧化抑制层上，每个堆叠件包括在氧化抑制层上的水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极；以及多个竖直结构，穿过堆叠件并且连接到基底。

【技术特征摘要】
2015.11.27 KR 10-2015-0167754;2015.10.08 US 62/2391.一种三维半导体存储装置，所述三维半导体存储装置包括：氧化抑制层，在基底中；多个堆叠件，在氧化抑制层上，每个堆叠件包括在氧化抑制层上的水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极；以及多个竖直结构，穿过堆叠件并且连接到基底。2.根据权利要求1所述的三维半导体存储装置，其中，竖直结构具有延伸超出氧化抑制层而进入基底的相应的底表面。3.根据权利要求1所述的三维半导体存储装置，其中，氧化抑制层包括碳、氮或氟。4.根据权利要求1所述的三维半导体存储装置，其中，氧化抑制层具有比水平栅极绝缘层的厚度小的厚度。5.根据权利要求1所述的三维半导体存储装置，其中，基底包括单元阵列区域、外围电路区域和在单元阵列区域与外围电路区域之间的连接区域，堆叠件和氧化抑制层从单元阵列区域延伸到连接区域，在连接区域上的堆叠件具有阶梯结构，在连接区域上的堆叠件的厚度在向着外围电路区域的方向上阶梯式地减小。6.一种三维半导体存储装置，所述三维半导体存储装置包括：基底，包括单元阵列区域、外围电路区域和在单元阵列区域与外围电路区域之间的连接区域；多个堆叠件，从单元阵列区域延伸到连接区域，其中，每个堆叠件包括水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极；以及氧化抑制层，在基底中，氧化抑制层与水平栅极绝缘层接触。7.根据权利要求6所述的三维半导体存储装置，其中，在连接区域上的所述多个堆叠件具有阶梯结构，在连接区域上的堆叠件的厚度在向着外围电路区域的方向上阶梯式地减小。8.根据权利要求6所述的三维半导体存储装置，其中，水平栅极绝缘层在单元阵列区域中和在连接区域中具有相等的厚度。9.根据权利要求6所述的三维半导体存储装置，所述三维半导体存储装置还包括在单元阵列区域中的多个竖直结构，其中，竖直结构穿过堆叠件和氧化抑制层以连接到基底。10.根据权利要求6所述的三维半导体存储装置，所述三维半...

【专利技术属性】
技术研发人员：李东植，金英宇，辛镇铉，李正勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR