一种阵列基板及显示装置制造方法及图纸

本实用新型专利技术实施例提供一种阵列基板及显示装置，涉及显示技术领域，用以解决信号线主体部上方的绝缘层容易压破的问题。该阵列基板包括依次设置于衬底基板上的第一绝缘层、第一导电层、第二绝缘层、以及第二导电层；第一导电层包括位于衬底基板的绑定区域的多条信号线，信号线包括主体部和连接部；第二导电层包括位于绑定区域的多个绑定图案，绑定图案贯穿第二绝缘层上的过孔与信号线的连接部连接；第一绝缘层在对应信号线的主体部的位置设置有凹槽，信号线的主体部位于凹槽中。

【技术实现步骤摘要】

本技术涉及显示
，尤其涉及一种阵列基板及显示装置。
技术介绍
随着显示产品分辨率的日益升高，在阵列基板的绑定(Bonding)区域A中，如图1a所示，当每条信号线100的一端与数据线相连接，另一端连接有绑定图案(BondingPin)200时，信号线100之间的间距越来越小。另外，上述绑定图案(BondingPin)200用于和驱动IC(integratedcircuit，集成电路)进行绑定，现有技术中，一般采用将相邻的信号线连接的绑定图案200错开排布在不同行，以减小驱动IC芯片的长度，实现集成化控制。然而，由于显示产品分辨率的提供以及驱动IC芯片的长度的减小，如图1b(图1a沿O-O’方向的剖面图)所示，在信号线100上覆盖有绝缘层，在驱动IC芯片与绑定图案200通过导电胶(AnisotropicConductivefilm，AFC)进行挤压绑定时，当产生轻微的偏移的情况下，容易将与绑定图案200相邻的信号线100上方的绝缘层压破，从而使得信号线100的耐候性降低，甚至发生绑定图案200与信号线100通过AFC发生短路，进而造成该显示产品中，与该短路的信号线100连接的显示区域出现暗线等现象，而无法正常显示。尤其是针对于具有高分辨率的低温多晶硅(LowTemperaturePoly-silicon，LTPS)的显示产品，上述缺陷尤为明显。
技术实现思路
本技术的实施例提供一种阵列基板及显示装置，用以解决信号线主体部上方的绝缘层容易压破的问题。为达到上述目的，本技术的实施例采用如下技术方案：本技术实施例一方面提供一种阵列基板，包括依次设置于衬底基板上的第一绝缘层、第一导电层、第二绝缘层、以及第二导电层；所述第一导电层包括位于所述衬底基板的绑定区域的多条信号线，所述信号线包括主体部和连接部；所述第二导电层包括位于所述绑定区域的多个绑定图案，所述绑定图案贯穿所述第二绝缘层上的过孔与所述信号线的连接部连接；所述第一绝缘层在对应所述信号线的主体部的位置设置有凹槽，所述信号线的主体部位于所述凹槽中。进一步的，所述绑定图案分布在至少两排，且相邻所述信号线连接的所述绑定图案分布在不同排。进一步的，所述信号线的连接部在所述衬底基板上的投影与所述绑定图案在所述衬底基板上的投影重合。进一步的，所述信号线的主体部的厚度小于或等于所述凹槽的深度。进一步的，所述阵列基板还包括位于所述衬底基板与所述第一绝缘层之间的垫高图案，且所述垫高图案在所述衬底基板上的投影与所述绑定图案在所述衬底基板上的投影重合。进一步的，所述垫高图案由导电材料构成，且所述垫高图案通过所述第一绝缘层上的过孔与所述信号线的连接部相连接。进一步的，所述垫高图案与位于显示区域的栅线同层同材料。进一步的，所述第一导电层还包括位于显示区域的数据线以及薄膜晶体管的源漏图案。进一步的，所述第二导电层还包括位于显示区域的透明电极。本技术另一方面还提供一种显示装置，包括上述任一种阵列基板。本技术实施例提供一种阵列基板及显示装置，该阵列基板包括依次设置于衬底基板上的第一绝缘层、第一导电层、第二绝缘层、以及第二导电层。其中，第一导电层包括位于衬底基板的绑定区域的多条信号线，信号线包括主体部和连接部；第二导电层包括位于绑定区域的多个绑定图案，绑定图案贯穿第二绝缘层上的过孔与信号线的连接部连接；第一绝缘层在对应信号线的主体部的位置设置有凹槽，信号线的主体部位于凹槽中，从而使得该信号线的主体部的上表面相对于连接部的上表面具有一定的落差，进而使得绑定图案在贯穿第二绝缘层上的过孔与信号线的连接部连接时，该绑定图案与该信号线的主体部之间的垂直距离增加，也即绑定图案与该信号线的主体部上方的第二绝缘层的上表面之间的垂直距离增加，从而使得当绑定图案与驱动IC进行挤压绑定时，即使驱动IC产生轻微的偏移，该信号线的主体部上方的第二绝缘层受到的挤压力明显减小，保证了信号线主体部上方的第二绝缘层不易被压破。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1a为现有技术提的一种绑定图案的分布示意图；图1b为图1a沿O-O’方向的剖面示意图；图2a为本技术实施例提供的一种阵列基板上绑定图案的分布示意图；图2b为图2a沿B-B’方向的剖面示意图；图3为本技术实施例提供的另一种阵列基板上绑定图案的分布示意图；图4a为本技术实施例提供的一种阵列基板绑定区域的剖面结构示意；图4b为本技术实施例提供的另一种阵列基板绑定区域的剖面结构示意；图5a为本技术实施例提供的再一种阵列基板绑定区域的剖面结构示意；图5b为本技术实施例提供的又一种阵列基板绑定区域的剖面结构示意。附图标记：10-衬底基板；11-第一绝缘层；12-第二绝缘层；100-信号线；101-主体部；102-连接部；110-凹槽；200-绑定图案；300-垫高图案。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。本技术实施例提供一种阵列基板，如图2a和图2b(图2a沿B-B’方向的剖面图)所示，该阵列基板包括依次设置于衬底基板10上的第一绝缘层11、第一导电层、第二绝缘层12、以及第二导电层。其中，第一导电层包括位于衬底基板10的绑定区域A的多条信号线100，该信号线100包括主体部101和连接部102。第二导电层包括位于绑定区域A的多个绑定图案200，绑定图案200贯穿第二绝缘层12上的过孔与信号线的连接部102连接，第一绝缘层11在对应信号线的主体部101的位置设置有凹槽110，信号线的主体部101位于凹槽110中。由于上述信号线的主体部位于凹槽中，从而使得该信号线的主体部的上表面相对于连接部的上表面具有一定的落差，进而使得绑定图案在贯穿第二绝缘层上的过孔与信号线的连接部连接时，该绑定图案与该信号线的主体部之间的垂直距离H1增加，也即绑定图案与该信号线的主体部上方的第二绝缘层的上表面之间的垂直距离H2增加，从而使得当绑定图案与驱动IC进行挤压绑定时，即使驱动IC产生轻微的偏移，该信号线的主体部上方的第二绝缘层受到的挤压力明显减小，保证了信号线主体部上方的第二绝缘层不易被压破。此处需要说明的是，采用上述将信号线的主体部101设置与凹槽110中的方案，一方面，可以适用于如图3所示的绑定图案200分布在一排的情况，能够避免因驱动IC在沿绑定图案200长度方向发生偏移，而容易压破信号线100的主体部101上方的第二绝缘层12，从而提高了信号线100自身的耐候性。另一方面，还可以适用于，如图2a所示的绑定图案200分布在至少两排，且相邻信号线连接的绑定图案200分布在不同排的情况，无论驱动IC在沿绑定图案200长度还是宽度方向偏移，均本文档来自技高网...

【技术保护点】
一种阵列基板，其特征在于，包括依次设置于衬底基板上的第一绝缘层、第一导电层、第二绝缘层、以及第二导电层；所述第一导电层包括位于所述衬底基板的绑定区域的多条信号线，所述信号线包括主体部和连接部；所述第二导电层包括位于所述绑定区域的多个绑定图案，所述绑定图案贯穿所述第二绝缘层上的过孔与所述信号线的连接部连接；所述第一绝缘层在对应所述信号线的主体部的位置设置有凹槽，所述信号线的主体部位于所述凹槽中。

【技术特征摘要】
1.一种阵列基板，其特征在于，包括依次设置于衬底基板上的第一绝缘层、第一导电层、第二绝缘层、以及第二导电层；所述第一导电层包括位于所述衬底基板的绑定区域的多条信号线，所述信号线包括主体部和连接部；所述第二导电层包括位于所述绑定区域的多个绑定图案，所述绑定图案贯穿所述第二绝缘层上的过孔与所述信号线的连接部连接；所述第一绝缘层在对应所述信号线的主体部的位置设置有凹槽，所述信号线的主体部位于所述凹槽中。2.根据权利要求1所述的阵列基板，其特征在于，所述绑定图案分布在至少两排，且相邻所述信号线连接的所述绑定图案分布在不同排。3.根据权利要求1所述的阵列基板，其特征在于，所述信号线的连接部在所述衬底基板上的投影与所述绑定图案在所述衬底基板上的投影重合。4.根据权利要求1-3任一项所述的阵列基板，其特征在于，所述信号线的主体部的...

【专利技术属性】
技术研发人员：王跃林，徐敬义，赵艳艳，任艳伟，张琨鹏，王彦明，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：新型
国别省市：北京;11