具有引线键合和烧结区域的半导体器件及其制造工艺制造技术

一种具有引线键合和烧结区域的半导体器件及其制造工艺。一种电子器件包括：半导体基体(24)；前部金属化区域(33b)；顶部缓冲区域(31b)，其被设置在前部金属化区域(33b)和半导体基体(24)之间；以及导电引线(40)，其电连接到前部金属化区域(33b)。顶部缓冲区域(31b)至少部分地被烧结。

【技术实现步骤摘要】

本专利技术涉及包括引线键合和烧结区域的半导体器件。
技术介绍
众所周知，当前许多电子功率器件是可用的，诸如例如所谓的“功率金属氧化物半导体场效应晶体管”(功率MOSFET)或“绝缘栅双极晶体管”(IGBT)。在电子功率器件领域，特别感觉到需要提供一种不仅能够保证高电流供应，同时也能够保证高可靠性的封装。一般地，如图1所示，电子功率器件1包括裸片2，其由半导体基体4和前部金属化区域6形成，其中前部金属化区域6在半导体基体4之上延伸。半导体基体4由，例如，硅或碳化硅制成，并被设置在支承元件8之上，半导体基体4通过被称为“裸片键合层10”的层10的插入被固定到支承元件8。电子功率器件1进一步包括封装14，其进一步包含，除其它部件以外，至少一个导电材料的引线16，其接触前部金属化区域6以形成对应的引线键合。前部金属化区域6和引线16因此形成所谓的“芯片到引线接口”。上述的芯片到引线接口的可靠性尤为重要且基本上取决于制成前部金属化区域6和引线16的材料。更详细地，如在“功率电子模块的引线键合可靠性–键合温度的影响(WireBondReliabilityforPowerElectronicModules–EffectofBondingTemperature)”，Wei-SunLoh等，8thInternationalConferenceonThermal，MechanicalandMultiphysicsSimulationandExperimentsinMicro-ElectronicsandMicro-Systems，EuroSimE2007中所描述的，已知器件中前部金属化区域6由铝制成并具有5μm的厚度，并且其中引线16同样由铝制成并具有包括在100μm和500μm之间的直径。在这一点上，应注意图1及后续附图均未按比例示出。铝具有大约25ppm/°K的线性热膨胀系数(线性CTE)，而硅具有大约4ppm/°K的线性热膨胀系数。当电子功率器件1承受热周期交替时，热膨胀系数值之间的差异导致在芯片至引线接口处的高机械应力。在实践中，出于可靠性，引线16和前部金属化区域6之间的接口表现电子功率器件1的弱点，其中集中在剪切应力和弹性应力上。这些应力可以导致接口的故障，在该情况下前部金属化区域6和引线16变为电分离的，且不能够通过引线16向电子功率器件1外部传送电流。为了改善前部金属化区域6和引线16之间接口的可靠性，已提出了用铜制造前部金属化区域6和引线16的方案，例如在“功率器件的大的铜引线楔焊键合工艺(LargeCuWireWedgeBondingProcessforPowerDevices)”，J.Ling等，13thElectronicsPackagingTechnologyConference，2011中所描述的。铜比铝更硬并具有大约17ppm/°K的线性热膨胀系数。此外，与铝相比，铜展现更强的电流承载能力，并在给定的相同电流下使更小尺寸的互联的形成成为可能。当前部金属化区域6由铜制成时，其可以具有大的厚度，以此方式使得基本上限制前部金属化区域6自身遭受诸如坑裂之类的现象的可能性。另一方面，在电子功率器件1的制造过程期间，前部金属化区域6的大的厚度会引起半导体晶圆的翘曲。
技术实现思路
因此，本专利技术的目的是提供一种半导体器件，其将至少部分地克服现有技术的缺点。根据本专利技术，提供了分别根据权利要求1和9所限定的半导体器件及制造工艺。附图说明为更好地理解本专利技术，现以非限制性示例的方式并参考附图描述其优选实施例，其中：图1是已知类型的电子器件的部分的示意性截面图；图2是本专利技术的半导体器件的实施例的部分的示意性截面图；图3a是本专利技术的半导体器件的实施例的部分的透视图；图3b示出图3a中示出的结构的更为详细的透视图；图4至图6和图8至图10是在制造工艺的步骤期间，本专利技术的半导体器件的实施例的部分的示意性截面图；图7a是在本专利技术的半导体器件的制造工艺期间使用的结构的部分的示意性截面图；图7b是具有被移除的部分的图7a所示结构的部分的透视图；图11a是本专利技术的半导体器件的实施例的部分的示意性截面图；图11b是图11a中所示的结构的更详细的截面图；图12至图14和图16至图17是在制造工艺的步骤期间，本发明的半导体器件的一个实施例的部分的示意性截面图；以及图15是本专利技术的半导体器件的一个实施例的制造工艺的步骤期间使用的盘的示意截面图。具体实施方式图2示出半导体器件20。如上文所述，图2和后续附图未按比例。在这不表示损失任何一般性的前提下，假设本说明书中的半导体器件20是功率MOSFET；然而其同样(再次以示例方式)也可以为IGBT。另一方面，半导体器件20同样可以是用于低功率应用的器件。具体地，半导体器件20包括裸片22，其由半导体基体24和顶部结构25形成，顶部结构25是导电的，其被设置在半导体基体24之上并与其直接接触。在不表示损失任何一般性的前提下，下文中假设半导体基体24由硅制成。更详细地，半导体基体24由顶部表面Sup和底部表面Sdown分别在顶部和底部定界。顶部结构25在顶部表面Sup之上延伸，并与其直接接触。以本身已知的方式，顶部结构25限定所谓的“裸片前布局”。如图3所示，更具体地，顶部结构25包括第一顶部区域26a、第二顶部区域26b和第三顶部区域26c，其相互物理地分隔并共面。在不表示损失任何一般性的前提下，在图3所示的实施例中，第一、第二和第三顶部区域26a-26c具有相同的范围例如在3.4μm和10.5μm之间的厚度；此外，在俯视平面图中，第一和第三顶部区域26a、26c具有第一近似的“H”形状，而第二顶部区域26b设置在它们之间并具有矩形形状。虽然未示出，但顶部结构25可以由本身已知类型的多层结构形成，该已知类型可以进一步包括，例如：硅化铝(AlSi)层，其设置为与半导体基体24接触并具有范围在例如3μm和10μm之间的厚度；钛层，其覆盖硅化铝层，并与其直接接触，该钛层具有范围在例如0.15μm和0.2μm之间的厚度；以及镍或镍合金层，其覆盖钛层，并与其直接接触，该镍或镍合金层具有范围在例如0.25μm和0.3μm之间的厚度。半导体器件20进一步包含另外的结构30，其在下文将被称为“顶部缓冲结构30”，以及前部本文档来自技高网...

【技术保护点】
一种电子器件，包括：‑半导体基体(24)；‑前部金属化区域(33b)；‑顶部缓冲区域(31b)，其被布置在所述前部金属化区域(33b)和所述半导体基体(24)之间；以及‑导电引线(40)，其被电连接到所述前部金属化区域(33b)；其特征在于，所述顶部缓冲区域(31b)至少部分地被烧结。

【技术特征摘要】
2014.11.26 IT TO2014A0009751.一种电子器件，包括：
-半导体基体(24)；
-前部金属化区域(33b)；
-顶部缓冲区域(31b)，其被布置在所述前部金属化区域(33b)
和所述半导体基体(24)之间；以及
-导电引线(40)，其被电连接到所述前部金属化区域(33b)；
其特征在于，所述顶部缓冲区域(31b)至少部分地被烧结。
2.根据权利要求1所述的器件，其中所述前部金属化区域(33b)
具有范围在35μm和65μm之间的厚度。
3.根据权利要求1或2所述的器件，其中所述顶部缓冲区域
(31b)包括被烧结部分(401b)，所述被烧结部分具有范围在27μm
和42μm之间的厚度。
4.根据前述权利要求中任一项所述的器件，其中所述前部金属
化区域(33b)和所述导电引线(40)分别由第一材料和第二材料制
成，所述第一材料和所述第二材料分别具有第一线性热膨胀系数
CTE32和第二线性热膨胀系数CTE40，并且其中CTE32＝CTE40±10％。
5.根据前述权利要求中任一项所述的器件，进一步包括底部缓
冲区域(135)，所述半导体基体(24)被布置在所述顶部缓冲区域
(31b)和所述底部缓冲区域(135)之间；所述器件进一步包括底
部金属化区域(140)，所述底部缓冲区域(135)被布置在所述半
导体基体(24)和所述底部金属化区域(140)之间；并且其中所述
底部缓冲区域(135)至少部分地被烧结。
6.根据前述权利要求中任一项所述的器件，其中所述前部金属
化区域(31b)由铜制成。
7.根据前述权利要求中任一项所述的器件，其中所述导电引线
(40)由铜制成。
8.根据前述权利要求中任一项所述的器件，其中所述顶部缓冲

\t区域(31b)由银制成。
9.一种制造电子器件的工艺，包括如下步骤：
-形成半导体基体(24)；
-形成前部金属化区域(33b)；
-在所述前部金属化区域(33b)和所述半导体基体(24)之间
形成顶部缓冲区域(31b)；以及
-将导电引线(40)电连接到...

【专利技术属性】
技术研发人员：A·米诺蒂，G·蒙塔尔托，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利;IT