半导体元件制造技术

本发明专利技术公开了一种半导体元件，包括：基底、具有第一导电型的阱区、具有第二导电型的场区、具有第一导电型的第一掺杂区以及具有第二导电型的第二掺杂区。阱区位于基底中。场区位于阱区中。第一掺杂区位于场区的第一侧的阱区中。第二掺杂区位于该场区中，其中第二掺杂区至少部分环绕第一掺杂区。

【技术实现步骤摘要】

本专利技术是有关于一种半导体元件，且特别是有关于一种高压结场效晶体管(HighVoltageJFET)。
技术介绍
高压元件广泛地应用在电源管理集成电路(PowerManagementIC，PMIC)、切换模式电源供应器(SwitchModePowerSupplies，SMPS)以及LED驱动器。近年来，绿能科技愈来愈受到重视，其需要较高的转换效率以及较低的预备能量消耗(standbypowerconsumption)。通常会在切换模式电源集成电路中整合启动(start-up)电路以及脉冲宽度调变(PulseWidthModulation，PWM)电路。所述启动电路可用以启动脉冲宽度调变电路，且在启动脉冲宽度电路开始操作后关闭。因此，启动电路需要具备低漏电(lowleakagecurrent)的特性。相较于已知的功率电阻器(powerresistor)或高压空乏型NMOS(HighVoltageDepletionNMOS，HVDNMOS)，利用高压结场效晶体管(HVJFET)作为启动电路，其具有高夹止(pinchoff)电压以及低漏电的特性。然而，传统的HVJFET需要阱区来夹止电压，阱区对于工艺变异的敏感度较高，进而导致夹止电压容易偏移(shift)。
技术实现思路
本专利技术提供一种半导体元件，其可降低对于工艺变异的敏感度，而使得电性更加稳定。本专利技术的一种半导体元件，包括：基底、具有第一导电型的阱区、具有第二导电型的场区、具有第一导电型的第一掺杂区以及具有第二导电型的第二掺杂区。阱区位于基底中。场区位于阱区中。第一掺杂区位于场区的第一侧的阱区中。第二掺杂区位于该场区中，其中第二掺杂区至少部分环绕第一掺杂区。在本专利技术的一实施例中，所述场区与第二掺杂区重叠，且场区环绕第二掺杂区。在本专利技术的一实施例中，所述第二掺杂区为多个掺杂区。所述多个掺杂区相对于第一掺杂区呈对称分布或非对称分布。在本专利技术的一实施例中，所述半导体元件更包括：具有第一导电型的第三掺杂区、具有第二导电型的第一顶掺杂区、具有第二导电型的多个第二顶掺杂区以及具有第二导电型的第四掺杂区。第三掺杂区位于场区的第二侧的阱区中。场区位于第一掺杂区与第三掺杂区之间。第一顶掺杂区位于第三掺杂区与第二掺杂区之间。第二顶掺杂区位于场区与第一掺杂区之间的阱区中。第四掺杂区位于场区的第二侧的基底中。第三掺杂区位于第一顶掺杂区与第四掺杂区之间。在本专利技术的一实施例中，所述第一顶掺杂区与第三掺杂区部分重叠。本专利技术的一种半导体元件，包括：具有第二导电型的基底、具有第一导电型的第一阱区、具有第二导电型的第一场区、具有第一导电型的第一掺杂区、具有第二导电型的第二掺杂区、具有第一导电型的第三掺杂区、具有第二导电型的第一顶掺杂区以及具有第一导电型的第一插入层。第一阱区位于基底中。第一场区位于第一阱区中。第一掺杂区位于第一场区的第一侧的第一阱区中。第二掺杂区位于第一场区中。第三掺杂区位于第一场区的第二侧的第一阱区中。第二掺杂区位于第一掺杂区与第三掺杂区之间。第一顶掺杂区位于第一场区下方的第一阱区中。第一插入层位于部分第一场区上。部分第一场区位于第一插入层与第一顶掺杂区之间。在本专利技术的一实施例中，所述第一场区、第一顶掺杂区以及第一插入层与第三掺杂区部分重叠。在本专利技术的一实施例中，所述半导体元件更包括：具有第二导电型的第二阱区、具有第二导电型的第二场区以及具有第二导电型的第四掺杂区。第二阱区位于第一场区的第二侧的基底中。第二场区位于第二阱区中。第四掺杂区位于第二场区中。在本专利技术的一实施例中，所述第一场区与第二场区之间具有距离。所述距离的长度为1μm至18μm。在本专利技术的一实施例中，所述半导体元件更包括具有第一导电型的埋入层位于第一阱区与基底之间。基于上述，本专利技术利用掺杂深度较浅的第一场区与第一顶掺杂区取代传统HVJFET的阱区，其可降低HVJFET对于工艺变异的敏感度。另外，由于第一场区以及第一顶掺杂区与第三掺杂区(可例如是源极)部分重叠，因此，所述第一场区以及第一顶掺杂区可用以当作源极下方的夹止通道，而使得电性更加稳定。此外，本专利技术亦可利用一个或多个第二掺杂区(可例如是栅极)至少部分环绕第一掺杂区(可例如是漏极)，藉此来调整漏极电流(draincurrent)。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1为本专利技术的第一实施例的半导体元件的上视示意图。图2为本专利技术的第二实施例的半导体元件的上视示意图。图3为本专利技术的第三实施例的半导体元件的立体剖面示意图。图4为图3的A-A’切线的剖面示意图。图5为图3的B-B’切线的剖面示意图。图6为本专利技术的第四实施例的半导体元件的立体剖面示意图。【符号说明】1、2、3、4：半导体元件10、10a、10b、10c、20：隔离结构100：基底102、120：阱区104、122：场区106、116：顶掺杂区108、118：插入层110：第一掺杂区112：第二掺杂区114：第三掺杂区124：第四掺杂区126：埋入层128：外延层A1、A2、A3：面积B：基底栅极D：漏极G：栅极L：长度S：源极S1、S3：第一侧S2、S4：第二侧具体实施方式在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。P型掺杂例如是硼；N型掺杂例如是磷或是砷。在本实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但本专利技术并不以此为限。另外，相同或相似的元件符号代表相同或相似的元件。图1为本专利技术的第一实施例的半导体元件的上视示意图。请参照图1，本专利技术提供一种半导体元件1，包括：基底100、具有第一导电型的阱区102、具有第二导电型的多个顶掺杂区116、具有第一导电型的第一掺杂区110、具有第二导电型的场区104以及具有第二导电型的第二掺杂区112。基底100可例如是具有第一导电型的半导体基底，例如P型基底。半导体基底的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。基底100也可例如是外延层(EPI)、非外延层(non-EPI)、绝缘层上覆硅(SOI)基底或其组合。阱区102位于基底100中。虽然图1中所绘示的阱区102为类圆形，但本专利技术不以此为限。在其他实施例中，阱区102亦可例如是圆形、椭圆形、多边形或其组合。第一掺杂区110位于阱区102中。在一实施例中，第一掺杂区110可例如是环形。第一掺杂区110可例如配置于阱区102的中心位置，但本专利技术不以此为限。顶掺杂区116位于阱区102中。在一实施例中，顶掺杂区116可例如是多个条状掺杂区。多个条状掺杂区以第一掺杂区110为中心向外呈放射状分布，且环绕第一掺杂区110。所述条状掺杂区之间可具有相同的间距，或是不同的间距。顶掺杂区116具有第一侧S1(可例如是内侧)与第二侧S2(可例如是外侧)。第一掺杂区110位于顶掺杂区116的第一侧S1的阱区102中。场区104位于顶掺杂区116的第二侧S2的阱区102中。第二掺杂区112位于场区104中。换言之，第二掺杂区112与场区104重叠，且场区104环绕第二掺杂区112。虽然本文档来自技高网...

【技术保护点】
一种半导体元件，包括：具有一第一导电型的一阱区，位于一基底中；具有一第二导电型的一场区，位于该阱区中；具有该第一导电型的一第一掺杂区，位于该场区的一第一侧的该阱区中；以及具有该第二导电型的一第二掺杂区，位于该场区中，其中该第二掺杂区至少部分环绕该第一掺杂区。

【技术特征摘要】
1.一种半导体元件，包括：具有一第一导电型的一阱区，位于一基底中；具有一第二导电型的一场区，位于该阱区中；具有该第一导电型的一第一掺杂区，位于该场区的一第一侧的该阱区中；以及具有该第二导电型的一第二掺杂区，位于该场区中，其中该第二掺杂区至少部分环绕该第一掺杂区。2.根据权利要求1所述的半导体元件，其中该场区与该第二掺杂区重叠，且该场区环绕该第二掺杂区。3.根据权利要求1所述的半导体元件，其中该第二掺杂区为一个掺杂区或多个掺杂区，当该第二掺杂区为多个掺杂区，该些掺杂区相对于该第一掺杂区呈对称分布或非对称分布。4.根据权利要求1所述的半导体元件，更包括：具有该第一导电型的一第三掺杂区，位于该场区的一第二侧的该阱区中，其中该场区位于该第一掺杂区与该第三掺杂区之间；具有该第二导电型的一第一顶掺杂区，位于该第三掺杂区与该第二掺杂区之间；具有该第二导电型的多个第二顶掺杂区，位于该场区与该第一掺杂区之间的该阱区中；以及具有该第二导电型的一第四掺杂区，位于该场区的该第二侧的该基底中，其中该第三掺杂区位于该第一顶掺杂区与该第四掺杂区之间。5.根据权利要求4所述的半导体元件，其中该第一顶掺杂区与该第三掺杂区部分重叠。6.一种半导体元件，包括：具有一第一导电...

【专利技术属性】
技术研发人员：陈永初，吴星志，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71