纠错电路、半导体存储器装置及其控制方法制造方法及图纸

一种纠错电路、半导体存储器装置及其控制方法。一种控制半导体存储器装置的方法可包括：在包括在半导体存储器装置中的纠错码(ECC)引擎处从存储器控制器接收数据，所述数据包括至少一个预定差错。可在ECC引擎处接收预定奇偶校验，其中，所述预定奇偶校验被构造为与没有所述至少一个预定差错的数据对应。可利用包括所述至少一个预定差错的数据和所述预定奇偶校验来确定数据中的差错的数量是否能够通过ECC引擎来校正。

【技术实现步骤摘要】
本申请要求于2015年6月29日提交到韩国知识产权局的第10-2015-0091943号韩国专利申请的优先权，所述申请的内容整体以引用方式合并与此。
本公开涉及半导体存储器装置的纠错电路、包括所述纠错电路的半导体存储器装置和存储器系统。
技术介绍
半导体存储器装置可被分成诸如闪速存储器装置的非易失性存储器装置以及诸如DRAM的易失性存储器装置。DRAM的高速操作和成本使得DRAM可用于系统存储器。当存储器驱动的规模(scale)减小时存储器错误可增加。
技术实现思路
根据本专利技术构思的实施例可提供芯片内纠错电路和相关的半导体存储器装置/存储器系统的特性。依据这些实施例，一种操作半导体存储器装置的方法可包括在包括在半导体存储器装置中的纠错码(ECC)引擎处从存储器控制器接收数据，所述数据包括至少一个预定差错。可在ECC引擎处接收预定奇偶校验，其中，所述预定奇偶校验被构造为与没有所述至少一个预定差错的数据对应。可利用包括所述至少一个预定差错的数据和所述预定奇偶校验来确定数据中的差错的数量是否能够通过ECC引擎来纠正。在根据本专利技术构思的一些实施例中，一种在半导体存储器装置中使用纠错码(ECC)的纠错电路可包括第一寄存器，该第一寄存器可被构造为在代码验证模式下存储包括至少一个预定差错比特的第一差错向量。ECC引擎可被构造为在代码验证模式下接收第一差错向量并且基于预定重置奇偶校验数据对第一差错向量执行ECC解码，并且生成校验子(syndrome)数据。数据纠正器电路可被构造为基于校验子数据选择性地纠正第一差错向量中的所述至少一个预定差错比特，并且输出指示ECC的能力的第二差错向量。在根据本专利技术构思的一些实施例中，一种半导体存储器装置可包括存储器单元阵列和纠错电路，该纠错电路可被构造为在正常模式下基于从存储器单元阵列读取的数据执行纠错码(ECC)解码。控制逻辑电路可被构造为控制对存储器单元阵列的存取并且被构造为响应于来自外部装置的命令而控制纠错电路，其中，纠错电路可被构造为：当所述命令指示测试纠错电路中实现的ECC的代码验证模式并且从外部装置提供的第一差错向量包括至少一个预定差错比特时对第一差错向量执行ECC解码并且被构造为输出指示ECC解码的结果的第二差错向量。在根据本专利技术构思的一些实施例中，一种控制半导体存储器装置的方法可包括：在包括在半导体存储器装置中的纠错码ECC引擎处从存储器控制器接收数据，所述数据包括至少一个差错；在ECC引擎处接收奇偶校验，所述奇偶校验被构造为与没有所述至少一个差错的数据对应；利用包括所述至少一个差错的数据和所述奇偶校验来确定数据中的差错的数量是否能够通过ECC引擎来纠正。附图说明图1是示出根据示例实施例的电子系统的框图。图2是示出根据示例实施例的图1所示的存储器系统的框图。图3是示出根据示例实施例的图2所示的半导体存储器装置的框图。图4A至图4E是根据示例实施例的图3所示的存储器单元的示例的电路图。图5示出根据示例实施例的图3所示的存储器单元的示例。图6A和图6B示出根据写到图5所示的MTJ元件的数据的磁化方向。图7示出根据示例实施例的图3的半导体存储器装置的一部分。图8示出根据示例实施例的图3所示的纠错电路。图9示出根据示例实施例的图8所示的纠错电路中的奇偶校验选择器。图10示出根据示例实施例的图8所示的纠错电路中的纠错码(ECC)引擎。图11示出根据示例实施例的图10所示的ECC引擎中的校验子(syndrome)生成器。图12示出根据示例实施例的图8所示的纠错电路中的数据纠正器。图13示出执行代码验证模式的写操作的图3所示的纠错电路。图14示出执行代码验证模式的读操作的图3所示的纠错电路。图15A示出输入至纠错电路的第一错误向量的示例。图15B示出在代码验证模式下分别从纠错电路输出的第二错误向量的示例。图16A示出输入至纠错电路的第一错误向量的示例。图16B示出在代码验证模式下分别从纠错电路输出的第二错误向量的示例。图17A示出输入至纠错电路的第一错误向量的示例。图17B示出在代码验证模式下分别从纠错电路输出的第二错误向量的示例。图18是示出在根据示例实施例的半导体存储器装置中实现的纠错码的验证方法的流程图。图19是示出根据示例实施例的半导体存储器装置的结构图。图20示出根据示例实施例的包括半导体存储器装置的存储器系统。图21是示出根据至少一个示例实施例的包括半导体存储器装置的存储器系统的框图。图22是示出根据示例实施例的包括半导体存储器装置的计算系统的框图。图23是示出根据示例实施例的包括半导体存储器装置的计算系统的框图。具体实施方式以下参照附图描述示出了本专利技术构思的示例性实施例的本专利技术构思。本专利技术构思及其实现方法的优点和特征将从将参照附图更详细地描述的以下示例性实施例而显而易见。然而，应该注意的是，本专利技术构思不限于以下示例性实施例，而是可按照各种形式来实现。因此，提供示例性实施例仅是为了公开本专利技术构思并且使得本领域技术人员了解本专利技术构思的类别。在附图中，本专利技术构思的实施例不限于本文所提供的具体示例，为了清晰被夸大。本文所使用的术语仅是为了描述具体实施例，并非意在限制本专利技术。如本文所用，除非上下文另外清楚地指示，单数术语意在也包括复数形式。如本文所用，术语“和/或”包括一个或更多个关联所列项的任何和所有组合。将理解，当元件被称作“连接”或“结合”至另一元件时，它可直接连接或结合至所述另一元件，或者可存在中间元件。类似地，将理解，当诸如层、区域或基底的元件被称作“在”另一元件“上”时，它可直接在所述另一元件上，或者可存在中间元件。相比之下，术语“直接”意指不存在中间元件。还将理解，术语“包括”当用在本文中时指明存在所提的特征、整体、步骤、操作、元件和/或组件，但是不排除一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。还将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本专利技术的教导的情况下，一些实施例中的第一元件在其它实施例中可被称为第二元件。本文所说明和示出的本专利技术构思的各方面的示例性实施例包括其互补方。贯穿说明书，相同的参考标号或相同的参考指示符表示相同的元件。此外，本文中参照作为理想化的示例图的横截面图和/或平面图来描述示例性实施例。因此，由于例如制造技术和/或公差而导致的示图形状的变化是意料中的。因此，示例性实施例不应被解释为限于本文所示的区域的形状，而是包括由例如制造导致的形状偏差。例如，被示出为矩形的蚀刻区域通常将具有圆形或弯曲特征。因此，图中所示的区域本质上是示意性的，其形状并非意在示出装置的区域的实际形状，也非意在限制示例实施例的范围。精细特征半导体制造技术的发展已增加了半导体存储器装置的存储器容量。由于容量的增加，还增加了缺陷单元和脆弱单元的问题。缺陷单元可能由于硬件缺陷而没有正确地存储数据。例如，缺陷单元可以是由于在制造工艺期间生成的缺陷而没有正确操作的存储器单元，例如，断开或“短路”的存储器单元。相比之下，脆弱单元是软件缺陷。即，脆弱单元是在特定电压条件或者特定操作时序下有缺陷的存储器单元。脆弱单元的示例包括在其特性方本文档来自技高网...

【技术保护点】
一种在半导体存储器装置中使用纠错码ECC的纠错电路，所述纠错电路包括：第一寄存器，被构造为在代码验证模式下存储包括至少一个差错比特的第一差错向量；ECC引擎，被构造为在代码验证模式下接收第一差错向量，基于重置奇偶校验数据对第一差错向量执行ECC解码并且生成校验子数据；以及数据纠正器电路，被构造为基于校验子数据选择性地校正第一差错向量中的所述至少一个差错比特并且输出指示ECC的能力的第二差错向量。

【技术特征摘要】
2015.06.29 KR 10-2015-00919431.一种在半导体存储器装置中使用纠错码ECC的纠错电路，所述纠错电路包括：第一寄存器，被构造为在代码验证模式下存储包括至少一个差错比特的第一差错向量；ECC引擎，被构造为在代码验证模式下接收第一差错向量，基于重置奇偶校验数据对第一差错向量执行ECC解码并且生成校验子数据；以及数据纠正器电路，被构造为基于校验子数据选择性地校正第一差错向量中的所述至少一个差错比特并且输出指示ECC的能力的第二差错向量。2.根据权利要求1所述的纠错电路，其中，数据纠正器电路被构造为当第一差错向量中的所述至少一个差错比特的数量超过ECC的纠错能力时在不纠正第一差错向量中的所述至少一个差错比特的情况下输出第二差错向量。3.根据权利要求1所述的纠错电路，其中，数据纠正器电路被构造为当第一差错向量中的所述至少一个差错比特的数量在ECC的纠错能力内时在纠正第一差错向量中的所述至少一个差错比特之后输出第二差错向量。4.根据权利要求1所述的纠错电路，还包括：奇偶校验选择器电路，被构造为在代码验证模式下生成重置奇偶校验数据并且将重置奇偶校验数据提供给ECC引擎。5.根据权利要求4所述的纠错电路，其中，所述至少一个差错比特中的每一个差错比特具有第一逻辑电平并且所述重置奇偶校验数据包括多个比特，每一个比特具有与第一逻辑电平不同的第二逻辑电平。6.根据权利要求1所述的纠错电路，还包括：第二寄存器，被构造为当第一差错向量的大小小于ECC引擎中的ECC解码的单位时，向ECC引擎提供存储在其中的重置数据。7.根据权利要求6所述的纠错电路，其中，所述至少一个差错比特中的每一个差错比特具有第一逻辑电平并且所述重置数据包括多个位，各个位具有与第一逻辑电平不同的第二逻辑电平。8.根据权利要求1所述的纠错电路，其中，数据纠正器电路包括：校验子解码器电路，被构造为在代码验证模式下对校验子数据进行解码以生成指示所述至少一个差错比特的位置的解码信号以及具有根据所述至少一个差错比特的数量的逻辑电平的选择信号；位反相器电路，被构造为基于解码信号将所述至少一个差错比特反相；以及选择电路，被构造为在代码验证模式下响应于选择信号而提供位反相器电路的输出和第一差错向量中的一个。9.根据权利要求8所述的纠错电路，其中，校验子解码器电路被构造为当第一差错向量中的所述至少一个差错比特的数量超过ECC的纠错能力时，输出具有第一逻辑电平的选择信号，并且选择电路被构造为响应于具有第一逻辑电平的选择信号而提供第一差错向量作为第二差错向量。10.根据权利要求8所述的纠错电路，其中，校验子解码器电路被构造为当第一差错向量中的所述至少一个差错比特的数量在ECC的纠错能力内时，输出具有第一逻辑电平的解码信号，并且位反相器电路被构造为响应于具有第一逻辑电平的解码信号而将所述至少...

【专利技术属性】
技术研发人员：郑会柱，车相彦，金炫中，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR