一种高压PMOS及其制造方法技术

本发明专利技术提供了一种高压PMOS，所述的高压PMOS的漂移区由低压NMOS的P阱和高压NMOS的P型体区共同形成。本发明专利技术还提供了一种高压PMOS的制造方法包括：先在形成深N阱的P型衬底上，实施有源区光刻进行局部选择氧化工艺，以形成场氧化层且定义有源区；于前述有源区生成N阱后，于前述N阱上实施P阱光刻,注入形成低压NMOS的P阱；以及于前述P阱上实施P型体区光刻,注入形成高压NMOS的P型体区，前述的低压NMOS的P阱以及高压NMOS的P型体区形成高压PMOS的漂移区。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路制造工艺领域，具体涉及高压工艺中的一种高压PMOS器件的制造方法。
技术介绍
高压BCD(Bipolar CMOS DMOS)工艺的主要应用是电源管理类芯片，而高压NLDMOS和高压PMOS是电源管理类芯片中最常用到的两类器件。高压NLDMOS通常被用作开关器件，要求有较大的电流能力。而对于高压PMOS，通常的作用是作为电路实现高压和低压器件之间的一个降压模块，对它的电流能力要求一般不是太大。高压PMOS在漏极同样需要漂移区实现耐高压结构，在现有工艺中，通用做法是直接增加一个P型高压漏极漂移(P Drift)光刻层次,通过特定的注入掺杂来实现高压PMOS管的漏极漂移区，从而获得性能较好较小导通电阻的高压PMOS,如图1所示，此高压PMOS结构中除了包括基本结构如P型衬底1、深N阱101、场氧化层102、P型重掺杂源漏区104和105、N型重掺杂源漏区106和多晶硅栅极107外，另外也包括位于深N阱101和场氧化层102之间的P型漂移区103。但是依照上述现有工艺制造方法，增加了一道P型漂移区光刻工序，，将不利于高压MOS工艺成本的降低。因此，也有个别不增加新的层次实现高压PMOS管的低成本工艺，它们开发了采用低压NMOS的P阱做为高压PMOS漂移区的高压PMOS管，但是通常这样的高压PMOS管的导通电阻比较大，电流能力偏小。一般是增加P漂移区光刻层次管子的数倍。这样小的电流能力的寄生高压PMOS管会使得高压PMOS管在电路里的面积增大了很多。在越来越注重芯片面积和成本的电源管理芯片里，也将成为一个不利的因素。综上所述，可知先前技术中长期以来一直存在高压PMOS制作成本较高或高压PMOS管的导通电阻比较大的问题，因此有必要提出改进的技术手段，来解决此一问题。本专利提出的就是一种利用高压工艺固有层次而不增加工艺层次而获得电流能力较大的高压PMOS管及其低成本制作方法。利用低压的P阱和高压NMOS的P型体区注入共同形成高压PMOS的阶梯掺杂漂移区，这样提升了漂移区的浓度，降低了漂移区电阻。在满足耐压的同时，不增加工艺就
可获得一个较大电流能力的高压PMOS。
技术实现思路
为解决现有技术中所存在的问题，本专利技术遂揭露一种简洁的可以不增加工艺层次而获得电流能力较大的高压PMOS管及其制作方法。根据本专利技术提供了一种高压PMOS，其中的P型漂移区是由低压NMOS的P阱和高压NMOS的P型体区共同形成。所述的高压PMOS是指10到40V的工作电压的高压PMOS管。所述的低压NMOS是指工作电压为1.8到5V的低压CMOS，以及所述的低压CMOS的工艺线宽范围在0.13到0.8μm。所述的高压PMOS的漂移区表面可以为场氧化层、浅槽氧化物填充或厚栅氧结构。所述的高压PMOS结构包括有效栅极多晶硅、漏极漂移区、P型体区以及N型重掺杂源漏区，其中，所述的有效栅极多晶硅长度为1.0到3.0μm,所述的漏极漂移区长度为0.5到4.0μm，以及所述的P型体区延伸超出所述的N型重掺杂源漏区的长度为0.2到3.8μm。所述的高压PMOS，可以在外延埋层或深槽隔离的高压工艺中实施。另一方面，本专利技术提供了一种高压PMOS的制造方法，包括：先在形成深N阱的P型衬底上，实施有源区光刻进行局部选择氧化工艺，以形成场氧化层且定义有源区；于前述有源区生成N阱后，于前述N阱上实施P阱光刻,再注入形成低压NMOS的P阱；以及于前述P阱上实施P型体区光刻,再注入形成高压NMOS的P型体区，以令所述的低压NMOS的P阱以及高压NMOS的P型体区共同形成高压PMOS的漂移区。本专利技术所提出的一种高压PMOS和所述高压PMOS的制造方法，无需增加特定的注入掺杂过程以实现高压P型漂移区，只简单采用了低压CMOS工艺自有的P阱结构为基础，进一步增加高压工艺中必有的高压NMOS的P型体区注入，就实现了一定浓度梯度的P型漂移区，而且比起采用低压NMOS的P阱做为高压PMOS漂移区的高压PMOS管，通过本专利技术所实现的高压PMOS的导通电阻也较小。因而本专利技术提出的高压PMOS制作工艺方法较现有技术制作工艺简单，成本也较低。附图说明图1为现有技术高压PMOS装置的部分剖面结构示意图；图2到图5一些示例性的实施例，以本专利技术提供的制造高压PMOS漂移区的制备工艺所实现的中间阶段高压PMOS装置的部分剖面结构示意图。图6显示制备本专利技术的高压PMOS的一种实施例的制造方法流程。组件标号说明：1、2 P型衬底101、201 深N阱102、202 场氧化层103 P型漂移区104、105、204、205 P型重掺杂源漏区106、206 N型重掺杂源漏区107、207 多晶硅栅极213 低压NMOS的P阱223 高压NMOS的P型体区S 漏极漂移区长度L 有效多晶硅栅极长度D P型体区延伸超出N+长度具体实施方式以下结合附图和具体实施例对本专利技术提出的高压PMOS及其漂移区的制备工艺进一步详细说明。根据以下说明和权利要求，将使本专利技术的优点和特征更为清楚。然而，应该理解， 附图均采用简化的形式且非精准比率，仅为了方便、清楚说明本专利技术实施例。本实施例提供了许多可以在各种具体环境中实现的可应用的创造性概念。于此所讨论的具体实施例仅为说明性的，并且没有限定本专利技术的范围。根据以下示例性实施例提供了一种高压P型金属氧化物半导体(HVPMOS)的及其制备工艺方法。示出了形成高压PMOS器件的中间阶段。在各个视图和说明性的实施例中，采用类似的参考标号指定类似的元素。需说明的是，本专利技术中所实现的高压PMOS是指工作电压为10到40V的高压PMOS管，而以下所述的低压NMOS的低压基准工艺是指工作电压为1.8到5V的低压CMOS工艺，工艺线宽范围在0.13到0.8μm。图2到图5显示以本专利技术提供的制造高压PMOS漂移区的制备工艺中各阶段的高压PMOS装置的部分剖面结构。图6显示制备本专利技术的高压PMOS的一种实施例的制造方法流程。结合图2和图6，该工艺以一个典型的0.35μm 5V的P型衬底2为基准，首先执行步骤601，于前述的P型衬底2上形成深N阱光掩模(Deep N Well mask)，于P型衬底2中形成窗口,于窗口注入N型掺杂剂后，热扩散推进，生成深N阱201。接着，去除所述的深N阱光掩模。执行步骤602，在前述形成深N阱201的P型衬底2上实施有源区(ACT)光刻，用局部选择氧化(LOCOS)工艺形成场氧化层202。接着执行步骤603，实施N阱(N Well)光刻,注入N型掺杂剂后，热扩散推进，形成N阱(图中未显示)。执行步骤604,于前述的深N阱201上，邻近场氧化层202的位置，形成P阱光掩模(P Well mask),于深N阱201中形成窗口,注入P型掺杂剂本文档来自技高网...

【技术保护点】
一种高压PMOS，其特征在于，所述的高压PMOS的漂移区由低压NMOS的P阱和高压NMOS的P型体区共同形成。

【技术特征摘要】
1.一种高压PMOS，其特征在于，所述的高压PMOS的漂移区由低压NMOS的P阱和高压NMOS的P型体区共同形成。2.根据权利要求1所述的高压PMOS，其特征在于，所述的高压PMOS是指工作电压为10到40V的高压PMOS管。3.根据权利要求1所述的高压PMOS，其特征在于，所述的低压NMOS是指工作电压为1.8到5V的低压CMOS，以及所述的低压CMOS的工艺线宽范围在0.13到0.8μm。4.根据权利要求1所述的高压PMOS，其特征在于，所述的高压PMOS的漂移区表面为场氧化层、浅槽氧化物填充或厚栅氧结构。5.根据权利要求1所述的高压PMOS，其特征在于，所述的高压PMOS结构包括有效栅极多晶硅、漏极漂移区、P型体区以及N型重掺杂源漏区，其中，所...

【专利技术属性】
技术研发人员：吕宇强，倪胜中，
申请(专利权)人：帝奥微电子有限公司，
类型：发明
国别省市：上海;31