一种高速耐正负浪涌的模拟开关电路制造技术

本实用新型专利技术提供一种高速耐正负浪涌的模拟开关电路，包括第一、二、三晶体管电路。第一晶体管电路包括第一晶体管及第一闸极驱动电路，当第一晶体管的闸极于第一电压位准时，启动第一晶体管以第一级方式来降低正、负浪涌信号的电压位准峰值。第二晶体管电路包括第二晶体管及第二闸极驱动电路，当第二晶体管的闸极于第二电压位准时，启动第二晶体管以第二级方式来降低正、负浪涌信号的电压位准峰值。第三晶体管电路包括第三晶体管及第三闸极驱动电路，当第三晶体管的闸极于第三电压位准时，启动第三晶体管以第三极方式来降低正、负浪涌信号的电压位准峰值传送至低压输出端。本实用新型专利技术提出的模拟开关电路有效抵抗电路于上电时产生高压正负浪涌。

【技术实现步骤摘要】
一种高速耐正负浪涌的模拟开关电路
本技术涉及电子电路领域，具体而言，涉及一种高速耐正负浪涌的模拟开关电路。
技术介绍
一般来说，很多单刀双掷开关是需要能同时传输正和负电压的，如音频信号就是正负压都存在的。实际应用中，经常会碰到音频和USB二选一开关。这时就要求一个开关开启的同时，另外一个开关必须断开，对于正电压来说一般是没有问题的，但如果是负电压，如果没做特殊处理会通过另一路的衬底-漏极寄生二极管正向导通。传统的5VNMOS单管通过衬底切阱方式是可以同时传输正压和负压信号的，但是5V器件VDS最高也只能扛约12V。无法抵抗高压浪涌。传统设计中，也经常用5VNMOS+HVLDMOS串联的方式来扛高压和高压浪涌，比如采用30VLDMOS，即能耐约+40V浪涌。但是由于LDMOS的衬底和源极是固定连接在一起的，Body无法实现切阱，所以负压信号会通过音频和USB公共端，经过衬底-漏极寄生二极管传输到USB开关中，导致USB无法正常关断。
技术实现思路
鉴于上述问题，本技术提供了一种高速耐正负浪涌的模拟开关电路，能够有效解决电路于上电时无法抵抗高压浪涌的问题。为了实现上述目的，本技术采用如下的技术方案：第一方面，本技术提供了一种高速耐正负浪涌的模拟开关电路，所述模拟开关电路用于由高压输入端接受电压信号，所述电压信号包括正电压信号及/或负电压信号，其中，正电压信号包括正浪涌信号，负电压信号包括负浪涌信号，所述模拟开关电路包括：第一晶体管电路，所述第一晶体管电路与所述高压输入端电性连接，所述第一晶体管电路包括第一晶体管及第一闸极驱动电路，所述第一晶体管的漏极与所述高压输入端电性连接，所述第一晶体管的闸极与所述第一闸极驱动电路的一端电性连接，当所述第一晶体管的闸极于第一电压位准时，所述第一闸极驱动电路启动所述第一晶体管以第一级方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值；第二晶体管电路，包括第二晶体管及第二闸极驱动电路，所述第二晶体管的漏极与所述第一晶体管电路的源极电性连接，所述第二晶体管的闸极与所述第二闸极驱动电路的一端电性连接，当所述第二晶体管的闸极于第二电压位准时，所述第二闸极驱动电路启动所述第二晶体管以第二级方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值；第三晶体管电路，包括第三晶体管及第三闸极驱动电路，所述第三晶体管的漏极与所述第二晶体管电路的源极电性连接，所述第三晶体管的闸极与所述第三闸极驱动电路的一端电性连接，当所述第三晶体管的闸极于第三电压位准时，所述第三闸极驱动电路启动所述第三晶体管以第三极方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值，接着将所述第三极方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值到低阈值电压位准后传送至低压输出端。作为一种可选的实施方式，所述第一电压位准的绝对值大于所述第二电压位准的绝对值，且所述第二电压位准的绝对值大于所述第三电压位准的绝对值。作为一种可选的实施方式，所述第一晶体管电路还包括：第一开关，一端与所述第一晶体管的源极电性连接，另一端与所述第一晶体管的闸极和所述第一闸极驱动电路的一端电性连接，当所述第一晶体管的闸极于所述第一电压位准时，所述第一开关呈现闭合以断开所述第一晶体管；第一衬底选择电路，所述第一衬底选择电路的输入端与所述第一晶体管的源极和漏极电性连接，所述第一衬底选择电路的输出端与所述第一晶体管的衬底电性连接，所述第一衬底选择电路用于选择出衬底电压位准为当所述第一晶体管的源极和漏极电压于最小压差值时；第一选高电路，一端与所述第一晶体管的漏极、所述高压输入端及所述第一衬底选择电路的输入端电性连接；第一齐纳稳压二极管，一端与所述第一选高电路的另一端电性连接；第一电阻，一端与所述第一齐纳稳压二极管的另一端电性连接；第一二极管，一端与所述第一电阻的另一端电性连接；第一选低电路，一端与所述第一二极管的另一端电性连接，另一端与所述第一衬底选择电路的输入端及所述第一晶体管的源极电性连接；其中，所述第一齐纳稳压二极管、所述第一电阻及所述第一二极管用于通过所述第一选高电路及所述第一选低电路来控制所述第一晶体管的源极和漏极间的压差值。作为一种可选的实施方式，所述第一闸极驱动电路包括：第二电阻，一端与所述第一晶体管的闸极电性连接；第二齐纳稳压二极管，一端与所述第二电阻的另一端电性连接；第二二极管，一端与所述第二齐纳稳压二极管的另一端电性连接；第三二极管，一端与所述第二二极管的另一端电性连接；第四二极管，一端与所述第三二极管的另一端电性连接；第五二极管，一端与所述第四二极管的另一端电性连接；第一闸极驱动晶体管，所述第一闸极驱动晶体管的漏极与所述第五二极管的另一端电性连接；第一电容，一端与所述第二电阻的另一端及所述第二齐纳稳压二极管的一端电性连接，另一端与所述第一闸极驱动晶体管的闸极电性连接，其中，当所述电压信号包括所述正浪涌信号或所述负浪涌信号时，所述第一晶体管的闸极通过所述第二电阻及所述第一电容提高所述第一闸极驱动晶体管的闸极的电压位准至启动状态；第三电阻，一端与所述第一电容的另一端及所述第一闸极驱动晶体管的闸极电性连接，另一端接地；第三齐纳稳压二极管，一端与所述第一闸极驱动晶体管的闸极、所述第一电容的另一端及所述第三电阻的一端电性连接；第二闸极驱动晶体管，所述第二闸极驱动晶体管的漏极和闸极与所述第三齐纳稳压二极管的另一端电性连接，所述第二闸极驱动晶体管的源极接地，其中，所述第三齐纳稳压二极管及所述第二闸极驱动晶体管用于稳定所述第一闸极驱动晶体管的闸极和源极的压差值。作为一种可选的实施方式，所述第二晶体管电路还包括：第二开关，一端与所述第二晶体管的源极电性连接，另一端与所述第二晶体管的闸极和所述第二闸极驱动电路的一端电性连接，当所述第二晶体管的闸极于所述第二电压位准时，所述第二开关呈现闭合以断开所述第二晶体管；第二衬底选择电路，所述第二衬底选择电路的输入端与所述第二晶体管的源极和漏极电性连接，所述第二衬底选择电路的输出端与所述第二晶体管的衬底电性连接，所述第二衬底选择电路用于选择出衬底电压位准为当所述第二晶体管的源极和漏极电压于最小压差值时；第二选高电路，一端与所述第二晶体管的漏极、所述第一晶体管的源极及所述第二衬底选择电路的输入端电性连接；第四齐纳稳压二极管，一端与所述第二选高电路的另一端电性连接；第四电阻，一端与所述第四齐纳稳压二极管的另一端电性连接；第六二极管，一端与所述第四电阻的另一端电性连接；第二选低电路，一端与所述第六二极管的另一端电性连接，另一端与所述第二衬底选择电路的输入端及所述第二晶体管的源极电性连接；其中，所述第四齐纳稳压二极管、所述第四电阻及所述第六二极管用于通过所述第二选高电路及所述第本文档来自技高网...

【技术保护点】
1.一种高速耐正负浪涌的模拟开关电路，其特征在于，所述模拟开关电路用于由高压输入端接受电压信号，所述电压信号包括正电压信号及/或负电压信号，其中，正电压信号包括正浪涌信号，负电压信号包括负浪涌信号，所述模拟开关电路包括：/n第一晶体管电路，所述第一晶体管电路与所述高压输入端电性连接，所述第一晶体管电路包括第一晶体管及第一闸极驱动电路，所述第一晶体管的漏极与所述高压输入端电性连接，所述第一晶体管的闸极与所述第一闸极驱动电路的一端电性连接，当所述第一晶体管的闸极于第一电压位准时，所述第一闸极驱动电路启动所述第一晶体管以第一级方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值；/n第二晶体管电路，包括第二晶体管及第二闸极驱动电路，所述第二晶体管的漏极与所述第一晶体管电路的源极电性连接，所述第二晶体管的闸极与所述第二闸极驱动电路的一端电性连接，当所述第二晶体管的闸极于第二电压位准时，所述第二闸极驱动电路启动所述第二晶体管以第二级方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值；/n第三晶体管电路，包括第三晶体管及第三闸极驱动电路，所述第三晶体管的漏极与所述第二晶体管电路的源极电性连接，所述第三晶体管的闸极与所述第三闸极驱动电路的一端电性连接，当所述第三晶体管的闸极于第三电压位准时，所述第三闸极驱动电路启动所述第三晶体管以第三极方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值，接着将所述第三极方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值到低阈值电压位准后传送至低压输出端。/n...

【技术特征摘要】
1.一种高速耐正负浪涌的模拟开关电路，其特征在于，所述模拟开关电路用于由高压输入端接受电压信号，所述电压信号包括正电压信号及/或负电压信号，其中，正电压信号包括正浪涌信号，负电压信号包括负浪涌信号，所述模拟开关电路包括：
第一晶体管电路，所述第一晶体管电路与所述高压输入端电性连接，所述第一晶体管电路包括第一晶体管及第一闸极驱动电路，所述第一晶体管的漏极与所述高压输入端电性连接，所述第一晶体管的闸极与所述第一闸极驱动电路的一端电性连接，当所述第一晶体管的闸极于第一电压位准时，所述第一闸极驱动电路启动所述第一晶体管以第一级方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值；
第二晶体管电路，包括第二晶体管及第二闸极驱动电路，所述第二晶体管的漏极与所述第一晶体管电路的源极电性连接，所述第二晶体管的闸极与所述第二闸极驱动电路的一端电性连接，当所述第二晶体管的闸极于第二电压位准时，所述第二闸极驱动电路启动所述第二晶体管以第二级方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值；
第三晶体管电路，包括第三晶体管及第三闸极驱动电路，所述第三晶体管的漏极与所述第二晶体管电路的源极电性连接，所述第三晶体管的闸极与所述第三闸极驱动电路的一端电性连接，当所述第三晶体管的闸极于第三电压位准时，所述第三闸极驱动电路启动所述第三晶体管以第三极方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值，接着将所述第三极方式来降低所述正浪涌信号的电压位准峰值或所述负浪涌信号的电压位准峰值到低阈值电压位准后传送至低压输出端。


2.根据权利要求1所述的模拟开关电路，其特征在于，所述第一电压位准的绝对值大于所述第二电压位准的绝对值，且所述第二电压位准的绝对值大于所述第三电压位准的绝对值。


3.根据权利要求1所述的模拟开关电路，其特征在于，所述第一晶体管电路还包括：
第一开关，一端与所述第一晶体管的源极电性连接，另一端与所述第一晶体管的闸极和所述第一闸极驱动电路的一端电性连接，当所述第一晶体管的闸极于所述第一电压位准时，所述第一开关呈现闭合以断开所述第一晶体管；
第一衬底选择电路，所述第一衬底选择电路的输入端与所述第一晶体管的源极和漏极电性连接，所述第一衬底选择电路的输出端与所述第一晶体管的衬底电性连接，所述第一衬底选择电路用于选择出衬底电压位准为当所述第一晶体管的源极和漏极电压于最小压差值时；
第一选高电路，一端与所述第一晶体管的漏极、所述高压输入端及所述第一衬底选择电路的输入端电性连接；
第一齐纳稳压二极管，一端与所述第一选高电路的另一端电性连接；
第一电阻，一端与所述第一齐纳稳压二极管的另一端电性连接；
第一二极管，一端与所述第一电阻的另一端电性连接；
第一选低电路，一端与所述第一二极管的另一端电性连接，另一端与所述第一衬底选择电路的输入端及所述第一晶体管的源极电性连接；
其中，所述第一齐纳稳压二极管、所述第一电阻及所述第一二极管用于通过所述第一选高电路及所述第一选低电路来控制所述第一晶体管的源极和漏极间的压差值。


4.根据权利要求1所述的模拟开关电路，其特征在于，所述第一闸极驱动电路包括：
第二电阻，一端与所述第一晶体管的闸极电性连接；
第二齐纳稳压二极管，一端与所述第二电阻的另一端电性连接；
第二二极管，一端与所述第二齐纳稳压二极管的另一端电性连接；
第三二极管，一端与所述第二二极管的另一端电性连接；
第四二极管，一端与所述第三二极管的另一端电性连接；
第五二极管，一端与所述第四二极管的另一端电性连接；
第一闸极驱动晶体管，所述第一闸极驱动晶体管的漏极与所述第五二极管的另一端电性连接；
第一电容，一端与所述第二电阻的另一端及所述第二齐纳稳压二极管的一端电性连接，另一端与所述第一闸极驱动晶体管的闸极电性连接，其中，当所述电压信号包括所述正浪涌信号或所述负浪涌信号时，所述第一晶体管的闸极通过所述第二电阻及所述第一电容提高所述第一闸极驱动晶体管的闸极的电压位准至启动状态；
第三电阻，一端与所述第一电容的另一端及所述第一闸极驱动晶体管的闸极电性连接，另一端接地；
第三齐纳稳压二极管，一端与所述第一闸极驱动晶体管的闸极、所述第一电容的另一端及所述第三电阻的一端电性连接；
第二闸极驱动晶体管，所述第二闸极驱动晶体管的漏极和闸极与所述第三齐纳稳压二极管的另一端电性连接，所述第二闸极驱动晶体管的源极接地，其中，所述第三齐纳稳压二极管及所述第二闸极驱动晶体管用于稳定所述第一闸极驱动晶体管的闸极和源极的压差值。


5.根据权利要求1所述的模拟开关电路，其特征在于，所述第二晶体管电路还包括：
第二开关，一端与所述第二晶体管的源极电性连接，另一端与所述第二晶体管的闸极和所述第二闸极驱动电路的一端电性连接，当所述第二晶体管的闸极于所述第二电压位准时，所述第二开关呈现闭合以断开所述第二晶体管；
第二衬底选择电路，所述第二衬底选择电路的输入端与所述第二晶体管的源极和漏极电性连接，所述第二衬底选择电路的输出端与所述第二晶体管的衬底电性连接，所述第二衬底选择电路用于选择出衬底电压位准为当所述第二晶体管的源极和漏极电压于最小压差值时；
第二选高电...

【专利技术属性】
技术研发人员：付美俊，靳瑞英，朱丽丽，
申请(专利权)人：帝奥微电子有限公司，
类型：新型
国别省市：江苏;32