栅极驱动电路及其驱动方法和显示装置制造方法及图纸

本发明专利技术属于显示技术领域，具体涉及栅极驱动电路及驱动方法和显示装置。该栅极驱动电路中：输入模块连接本级上拉节点、输入信号和电源，用于将本级上拉节点的电压上拉为高电平，本级上拉节点为输入模块与输出模块之间的连接点；输出模块连接本级上拉节点、第一时钟信号，用于在第一时钟信号和本级上拉节点的控制下通过输出端输出栅极驱动信号；复位模块连接重置信号、本级上拉节点和参考电压，用于在重置信号的控制下复位本级上拉节点的电压；保持模块连接输入信号、下一级上拉节点的信号、第一时钟信号、第二时钟信号、参考电压、本级上拉节点和输出模块，用于将本级上拉节点的电压和输出模块的输出信号持续下拉为低电平。该栅极驱动电路噪声小。

【技术实现步骤摘要】

本专利技术属于显示
，具体涉及一种栅极驱动电路及其驱动方法、阵列基板和显示装置。
技术介绍
现有技术中，显示屏中每一像素结构均包括薄膜晶体管(ThinFilm Transistor,简称TFT)，其中的栅线驱动信号由驱动芯片(Driver IC)提供，通过时序控制器Tcon将矩形波形移位作为栅极驱动信号提供给显示屏的栅线。随着薄膜晶体管技术的迅速发展，各个生产厂家正努力研究新技术以降低成本，从而提升产品的市场竞争力。阵列基板行驱动(Gate On Array，简称GOA)技术应运而生，其是将薄膜晶体管的栅极开关电路集成在阵列基板上，去掉栅极集成电路部分，从而节省了材料和工艺步骤，达到降低成本的目的。现有的具有一个电容的GOA电路中，有的是通过一个时钟信号控制下拉节点H)，然后再通过下拉节点ro控制上拉节点PU和输出端OUT的下拉。但是，由于下拉节点ro的占空比为50%，所以输出端OUT在扫描周期一半时间内被下拉，另一半时间悬浮floating，导致输出端OUT的噪声比较大;有的通过电源VDD控制下拉节点PD，从而使下拉节点PD—直处于高电压状态，这样可以使上拉节点PU和输出端OUT—直被拉低，这样的结构虽然解决了噪声问题，但是不利于薄膜晶体管的寿命。可见，设计一种噪声小，能保证薄膜晶体管具有较长寿命的驱动电路成为目前亟待解决的技术问题。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在的上述不足，提供一种栅极驱动电路及其驱动方法、阵列基板和显示装置，该栅极驱动电路噪声小，能保证薄膜晶体管具有较长寿命。解决本专利技术技术问题所采用的技术方案是该栅极驱动电路，包括多个级联的栅极驱动单元，每一所述栅极驱动单元用于为一条栅线提供栅极驱动信号，所述栅极驱动单元包括输入模块、输出模块、复位模块和保持模块，其中:所述输入模块，分别连接上拉节点、输入信号和电源，用于将所述上拉节点的电压上拉为高电平，所述上拉节点为所述输入模块与输出模块之间的连接点；所述输出模块，分别连接所述上拉节点、第一时钟信号，用于在第一时钟信号和所述上拉节点的控制下通过输出端输出栅极驱动信号；所述复位模块，分别连接重置信号、所述上拉节点和参考电压，用于在重置信号的控制下复位所述上拉节点的电压；所述保持模块，分别连接输入信号、下一级所述栅极驱动单元的所述上拉节点的信号、所述第一时钟信号、第二时钟信号、参考电压、所述上拉节点和所述输出模块，用于将所述上拉节点的电压和所述输出模块的输出信号持续下拉为低电平。优选的是，所述输入模块包括第一晶体管，所述第一晶体管的栅极连接输入信号，第一极连接所述电源，第二极连接所述上拉节点。优选的是，所述复位模块包括第二晶体管，所述第二晶体管的栅极连接重置信号，第一极连接所述上拉节点，第二极连接所述参考电压。优选的是，所述输出模块包括第三晶体管和第一电容，其中:所述第三晶体管，其栅极连接所述上拉节点，第一极连接所述第一时钟信号，第二极连接所述第一电容的第二端；所述第一电容，其第一端连接所述上拉节点，所述第一电容的第二端与所述第三晶体管的第二极的连接端为所述输出端。优选的是，所述保持模块包括第四晶体管、第五晶体管、第六晶体管和第七晶体管，其中:所述第四晶体管，其栅极连接第二时钟信号，第一极连接输入信号，第二极连接所述上拉节点；所述第五晶体管，其栅极连接第一时钟信号，第一极连接所述上拉节点，第二极连接下一级所述栅极驱动单元的所述上拉节点；所述第六晶体管，其栅极连接第二时钟信号，第一极连接所述输出端，第二极连接参考电压；所述第七晶体管，其栅极连接第二时钟信号，第一极连接所述输出端，第二极连接下一级所述栅极驱动单元的所述上拉节点的信号。优选的是，在末端的所述栅极驱动单元中还包括关闭模块，所述关闭模块包括第八晶体管，所述第八晶体管的栅极连接控制信号，第一极连接上拉节点，第二极连接参考信号。—种阵列基板，包括上述的栅极驱动电路。一种显示装置，包括上述的阵列基板。一种上述的栅极驱动电路的驱动方法，包括输入阶段、输出阶段、复位阶段、保持阶段，其中:在输入阶段:所述输入模块接收上一级所述栅极驱动单元的所述输出模块的输出信号作为输入信号，并将输入信号存储于所述上拉节点；在输出阶段:在第一时钟信号的控制下，通过所述输出模块的输出端输出高电平；在复位阶段:以下一级所述栅极驱动单元的所述输出模块的输出信号作为重置信号，拉低所述上拉节点的电压；在保持阶段:在第一时钟信号和第二时钟信号的控制下，保持拉低所述上拉节点和所述输出端的电压。优选的是，在输入阶段:输入信号为高电平，第一晶体管打开，上拉节点为高电平；第三晶体管打开，第一时钟信号为低电平，输出端输出低电平;第二时钟信号为高电平，第四晶体管、第六晶体管打开，上拉节点为高电平，输出端被拉低;第一时钟信号为低电平，第五晶体管、第七晶体管关闭；在输出阶段:由于第一电容的自举作用，上拉节点电平继续升高，第三晶体管打开，第一时钟信号为高电平，输出端输出高电平作为本级所述栅极驱动单元的栅极驱动信号；同时，第五晶体管、第七晶体管打开，此时，下一级所述栅极驱动单元的上拉节点为高电平，上拉节点仍为高电平；在复位阶段:重置信号为高电平，第二晶体管打开，上拉节点被拉低，第二时钟信号为高电平，第四晶体管、第六晶体管打开，上拉节点和输出端被拉低;第一时钟信号为低电平，第五晶体管、第七晶体管关闭；在保持阶段:第二时钟信号为低电平，第四晶体管、第六晶体管关闭，第一时钟信号为高电平，第五晶体管、第七晶体管打开，上拉节点和输出端被拉低;之后第二时钟信号和第一时钟信号交替为高低电平，分别控制第四晶体管、第六晶体管和第五晶体管、第七晶体管，上拉节点和输出端保持被拉低。优选的是，所述第一时钟信号和所述第二时钟信号为一对时序相同、相位相反的矩形脉冲波，其高低电平各占50%;并且，所述第二时钟信号的高电平先于所述第一时钟信号。优选的是，还包括关闭阶段，所述关闭阶段中，第八晶体管打开，上拉节点和输出端保持被拉低;其中:从帧开始信号STV开启，到末端的所述栅极驱动单元的输出端输出高电平，控制信号均为低电平；当末端的栅极驱动单元的输出端输出高电平后，一直到下一个帧开始信号有效，控制信号为高电平。本专利技术的有益效果是:该栅极驱动电路及其相应的栅极驱动方法，使上拉节点PU和输出端OUT—直被拉低，相对于现有技术中晶体管100%开启时间的情况或者50%时间悬浮的情况，有效地解决了噪声问题，而且有利于薄膜晶体管的寿命。【附图说明】图1为本专利技术实施例1中栅极驱动电路的模块结构示意图；图2为本专利技术实施例1中栅极驱动单元的电路原理图；图3为本专利技术实施例1中栅极驱动单元的一种时序波形图；图4为图2的单向驱动的电路原理图；图5为本专利技术实施例1栅极驱动电路中具有末当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种栅极驱动电路，包括多个级联的栅极驱动单元，每一所述栅极驱动单元用于为一条栅线提供栅极驱动信号，其特征在于，所述栅极驱动单元包括输入模块、输出模块、复位模块和保持模块，其中：所述输入模块，分别连接上拉节点、输入信号和电源，用于将所述上拉节点的电压上拉为高电平，所述上拉节点为所述输入模块与输出模块之间的连接点；所述输出模块，分别连接所述上拉节点、第一时钟信号，用于在第一时钟信号和所述上拉节点的控制下通过输出端输出栅极驱动信号；所述复位模块，分别连接重置信号、所述上拉节点和参考电压，用于在重置信号的控制下复位所述上拉节点的电压；所述保持模块，分别连接输入信号、下一级所述栅极驱动单元的所述上拉节点的信号、所述第一时钟信号、第二时钟信号、参考电压、所述上拉节点和所述输出模块，用于将所述上拉节点的电压和所述输出模块的输出信号持续下拉为低电平。

【技术特征摘要】

【专利技术属性】
技术研发人员：庞凤春，蔡佩芝，马磊，李金钰，曹雪，李彦辰，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方光电科技有限公司，
类型：发明
国别省市：北京;11