一种上电复位电路制造技术

本发明专利技术公开一种上电复位电路，其包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块；所述偏置电流产生模块用于产生偏置电流；上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压VIL～VIH之间的抖动，避免输出的上电复位电压信号出现跳变的情况；该反馈锁存模块还包括两个NMOS管串联组成的反馈支路，通过反馈支路对上电复位电压信号进行反馈，实现加速稳定输出上电复位电压信号。

【技术实现步骤摘要】
一种上电复位电路
本专利技术涉及电子
，特别涉及一种应用于无线充电控制芯片的上电复位电路。
技术介绍
通常情况下，电路系统在上电初期，电源电压还未达到稳定的预期状态时，许多电路元器件(例如，半导体器件等)以及电路节点的电压和逻辑状态是不稳定的。为了使电路系统在每次上电后都能从设计者所期望的状态开始操作，可以利用上电复位(PowerOnReset，简称为POR)电路在电源稳定后的一段时间内，该复位信号可强制电路系统处在设计者所期望的初始状态，待复位信号的有效期结束后，电路系统再从所期望的初始状态开始运行。即，它可以对电路系统中的其它模块进行复位操作，从而消除上电初始时电路模块的不稳定态。传统的上电复位电路，一般采用PMOS对电容充电，电容极板的电压缓慢上升，经过数级反相器进行整形输出，这种电路结构，如果上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，上电复位输出信号将出现跳变，可能会引起芯片内部其他电路模块的异常。而且，该电路如果要增加上电复位时间，需要减小充电PMOS管的宽长比或者增大电容面积，需要增加芯片面积、改变芯片的布局。因此，上述电路具有以下缺点：1、上电复位输出信号不稳定，容易出现跳变的情况，可能会引起芯片内部其他电路模块的异常；2、不易调整上电复位时间。
技术实现思路
因此，针对上述的问题，本专利技术提出一种上电复位电路，该电路通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积；采用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，输出稳定的上电复位信号，避免上电复位电压信号出现跳变的情况，其中反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。为了解决上述技术问题，本专利技术所采用的技术方案如下：上电复位电路，包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块；所述偏置电流产生模块用于产生偏置电流；上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压VIL～VIH之间的抖动，避免输出的上电复位电压信号出现跳变的情况。为了实现输出稳定的上电复位信号，避免上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，导致上电复位输出信号出现跳变的情况，可能会引起芯片内部其他电路模块的异常，作为一个优选方案，本专利技术利用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，避免输出的上电复位电压信号出现跳变的情况，且本专利技术反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。作为优选方式，所述反馈支路为第四NMOS管N3和第五NMOS管N4串联组成的支路。作为一种优选的方式，所述偏置电流产生模块包括第一PMOS管P0、第二PMOS管P1、第一NMOS管N0、第二NMOS管N1及电阻R0；所述第一PMOS管P0的源极连接电源电压，第一PMOS管P0的栅极与漏极相连，第一PMOS管P0的栅极与第二PMOS管P1的栅极连接，第一PMOS管P0的漏极与电阻R0的输入端连接，电阻R0的输出端与第一NMOS管N0的漏极连接，第一NMOS管N0的栅极连接电源电压，第一NMOS管N0的源极接地，所述第二PMOS管P1的源极连接电源电压，第二PMOS管P1的栅极与第一PMOS管P0的栅极连接，第二PMOS管P1的漏极所第二NMOS管N1的漏极连接，第二NMOS管N1的漏极与栅极相连，第二NMOS管N1的源极接地。作为优选方式，所述上电复位模块包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一开关K0、第二开关K1、第三NMOS管N2、第一电容C0及第二电容C1；所述第三PMOS管P2的源极连接电源电压，第三PMOS管P2的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第四PMOS管P3的栅极及第五PMOS管P4的栅极连接，第三PMOS管P2的漏极与第四PMOS管P3的源极连接，第四PMOS管P3的漏极与源极通过第一开关K0连接，第四PMOS管P3的漏极与第五PMOS管P4的源极连接，第五PMOS管P4的漏极与源极通过第二开关K1连接，第五PMOS管P4的漏极与第一电容C0的上极板及第三NMOS管N2的栅极连接，第一电容C0的下极板接地，第六PMOS管P5的源极连接电源电压，第六PMOS管P5的栅极与第三PMOS管P2的栅极、第一PMOS管P0的栅极及第二PMOS管P1的栅极连接，第六PMOS管P5的漏极与第三NMOS管N2的漏极及第二电容C1的下极板连接，第三NMOS管N2的栅极与第五PMOS管P4的漏极及第一电容C0的上极板连接，第三NMOS管N2的源极接地，所述第二电容C1的上极板连接电源电压，第二电容C1的下极板与第六PMOS管P5的漏极及第三NMOS管N2的漏极连接。作为优选方式，所述反馈锁存模块包括第七PMOS管P6、第八PMOS管P7、第四NMOS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三电容C2；所述第七PMOS管P6的源极接电源电压，第七PMOS管P6的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第三PMOS管P2的栅极及第六PMOS管P5的栅极连接，第七PMOS管P6的漏极与第八PMOS管P7的源极连接，第八PMOS管P7的漏极与第六NMOS管N5的源极连接，第八PMOS管P7的栅极与第六NMOS管N5的栅极、第四NMOS管N3的漏极、第二电容C1的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第六NMOS管N5的源极与第七NMOS管N6的漏极连接，第七NMOS管N6的栅极与第二NMOS管N1的栅极和漏极连接，第七NMOS管N6的源极接地，第四NMOS管N3的漏极与第八PMOS管P7的栅极、第六NMOS管N5的栅极、第二电容C1的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第四NMOS管N3的栅极与第三NMOS管N2的栅极、第五PMOS管P4的漏极及第一电容C0的上极板连接，第四NMOS管N3的源极与第五NMOS管N4的漏极连接，第五NMOS管N4的源极接地，第五NMOS管N4的栅极与第三电容C2的上极板、第八PMOS管P7的漏极、第六NMOS管N5的漏极及所述反馈锁存模块输出端连接，第三电容C2的下极板接地，所述反馈锁存模块输出端连接两个串联反相器，并输出电压POR。作为优选方式，所述第一PMOS管P0、第二PMOS管P1、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的宽长比相等，所述第六PMOS管P5的宽长比大于第三PMOS管P2的宽长本文档来自技高网...

【技术保护点】
上电复位电路，其特征在于：包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块；所述偏置电流产生模块用于产生偏置电流；上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压VIL～VIH之间的抖动，避免输出的上电复位电压信号出现跳变的情况。

【技术特征摘要】
1.上电复位电路，其特征在于：包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块；所述偏置电流产生模块用于产生偏置电流；上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压VIL～VIH之间的抖动，避免输出的上电复位电压信号出现跳变的情况；所述上电复位模块包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一开关K0、第二开关K1、第三NMOS管N2、第一电容C0及第二电容C1；所述第三PMOS管P2的源极连接电源电压，第三PMOS管P2的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第四PMOS管P3的栅极及第五PMOS管P4的栅极连接，第三PMOS管P2的漏极与第四PMOS管P3的源极连接，第四PMOS管P3的漏极与源极通过第一开关K0连接，第四PMOS管P3的漏极与第五PMOS管P4的源极连接，第五PMOS管P4的漏极与源极通过第二开关K1连接，第五PMOS管P4的漏极与第一电容C0的上极板及第三NMOS管N2的栅极连接，第一电容C0的下极板接地，第六PMOS管P5的源极连接电源电压，第六PMOS管P5的栅极与第三PMOS管P2的栅极、第一PMOS管P0的栅极及第二PMOS管P1的栅极连接，第六PMOS管P5的漏极与第三NMOS管N2的漏极及第二电容C1的下极板连接，第三NMOS管N2的栅极与第五PMOS管P4的漏极及第一电容C0的上极板连接，第三NMOS管N2的源极接地，所述第二电容C1的上极板连接电源电压，第二电容C1的下极板与第六PMOS管P5的漏极及第三NMOS管N2的漏极连接。2.根据权利要求1所述的上电复位电路，其特征在于：所述反馈锁存模块还包括两个NMOS管串联组成的反馈支路。3.根据权利要求1或2所述的上电复位电路，其特征在于：所述偏置电流产生模块包括第一PMOS管P0、第二PMOS管P1、第一NMOS管N0、第二NMOS管N1及电阻R0；所述第一PMOS管P0的源极连接电源电压，第一PMOS管P0的栅极与漏极相连，第一PMOS管P0的栅极与第二PMOS管P1的栅极连接，第一PMOS管P0的漏极与电阻R0的输入端连接，电阻R0的输出端与第一NMOS管N0的漏极连接，第一NMOS管N0的栅极连接电源电压，第一NMOS管N0的源极接地，所述第二PMOS管P1的源极连接电源电压，第二PMOS管P1的栅极与第一PMOS管P0的栅极连接，第二PMOS管P1的漏极所第二NMOS管N1的漏极连接，第二NMOS管N1的漏极与栅极相连，...

【专利技术属性】
技术研发人员：杨瑞聪，林桂江，廖建平，杨凤炳，任连峰，刘玉山，沈滨旭，
申请(专利权)人：厦门新页微电子技术有限公司，
类型：发明
国别省市：福建;35