一种新型高速自启动型灵敏放大器电路制造技术

本发明专利技术公开了一种新型高速自启动型灵敏放大器电路，包括：触发电路模块与放大电路模块。其中：触发电路模块跟踪位线电压摆动从而产生放大电路模块的开启信号SAE。其中SAE信号时序不会受存储单元工艺偏差的影响，放大模块的开启时机更加准确。本发明专利技术提供的电路传统自启动灵敏放大器相比，不仅能够明显减小SAE信号延迟，同时不会增加芯片的面积，且提高芯片运行速度。

【技术实现步骤摘要】

本专利技术涉及集成电路(IC)设计领域，尤其涉及高速低电压抗工艺偏差SRAM灵敏放大器电路。
技术介绍
在芯片内工艺偏差的影响下，低电压SRAM存储单元面临着读取时序控制不匹配的严重问题，导致这种问题的主要原因可以分为两方面，一方面是由于外围时序控制电路受工艺偏差的影响而导致的，另一方面是由于单元格内部的工艺波动而造成的。因此优化灵敏放大器的时序控制电路成为了现如今在优化SRAM道路上面临的重要问题。一个有效的读取操作过程需要满足当两条位线间达到足够大的电压差或者电流差时，灵敏放大器应该及时的开启从而对信号进行放大，开启信号来的过早会导致读取到错误的数据，开启信号来的过晚则会浪费功耗以及影响芯片的速度。一般来说，灵敏放大器开启信号是通过模仿位线放电延迟来产生的，传统时序控制电路一般有反相器链延迟电路和复制位线延迟电路。但是由于传统时序控制电路和实际存储列都有各自的工艺波动，并且这种波动随着工艺尺寸的降低而更加严重，致使传统的时序控制电路的可靠性降低。为了获取最优的时序控制，Shien-ChunLuo等人在2010年提出一种具有自启动功能的灵敏放大器技术，该技术通过跟踪位线放电，自我开启对位线间电位差的放大操作，该技术比反相器链和复制位线技术具有更优的读容错的能力，能更精准地跟踪位线放电，但是这种技术产生的SAE信号延迟较长，影响了SARM整体的读取速度。鉴于此，有必要对现有技术进行改进，以提高自启动灵敏放大器的性能。
技术实现思路
本专利技术的目的是提供一种新型高速自启动灵敏放大器，该电路不仅能实现传统自启动灵敏放大器的功能，并且能够提高对位线间电位差放大的速度，同时与传统相比不会增加芯片面积。本专利技术的目的是通过以下技术方案实现的：一种新型高速自启动型灵敏放大器，其特征在于，包括：触发模块与放大模块；其中：所述的触发模块是由7个PMOS管构成的。具体连接关系如下：P0管～P5管的栅极分别与位线BL和位线BLB相连接，其漏极与VDD相连接，其源级与SAE信号端相连接。P6管的栅极与外部字线信号WLL相连接，P6管的漏极与SAE信号端相连接，P6管的源级接GND。整体关系为：P0～P5跟踪位线BL、BLB摆动产生时序控制信号SAE，P6在读操作开始时刻关断SAE信号端与地的连接。本模块可追踪位线电压摆动产生放大模块的开启信号SAE，与传统自启动放大器电路中的触发模块相比具有更低的SAE信号延迟。所述放大模块是由N0～N4五个NMOS管以及P7～P8两个PMOS管组成的。电路具体连接关系如下：N2和N3是放大模块的差分输入管，其管子面积的平方根与放大模块的失调电压大小成反比，N2、N3的栅极为放大模块的输入端，分别与两条位线BL和BLB相连接。N4管是使能管，其栅极为放大模块的使能端并且与触发模块中SAE信号端相连接，控制着放大模块的开启与关断，其尺寸大小直接影响放大模块的速度快慢。P7、P8和N0、N1构成放大模块的正反馈锁存结构。OUT1和OUT2为整体电路的两个输出端。不论SAE是否有效，放大模块中均不存在直流通路，因此其具有较低的静态功耗。由上述专利技术提供的技术方案可以看出，采用高速自启动灵敏放大器，可以很好地避免读取故障的发生，同时可以降低触发模块产生SAE信号的延迟从而提高运行速度，且不会增加电路面积。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。图1为本专利技术实施例提供的一种使用传统应用时序控制电路的SRAM电路结构示意图。图2为本专利技术实施例提供的一种使用新型应用自启动灵敏放大器的SRAM电路结构示意图。图3为本专利技术实施例提供的传统自启动灵敏放大器的电路结构示意图。图4为本专利技术实施例提供的新型高速自启动灵敏放大器的电路结构示意图。图5为本专利技术实施例提供的时序信号关系示意图。图6为本专利技术实施例提供的在1.25V电源电压，27℃，TT工艺角的条件下，传统自启动灵敏放大器和新型高速自启动灵敏放大器的瞬态仿真结果对比图。图7为本专利技术实施例提供的自启动灵敏放大器的1000次蒙特卡罗仿真结果统计图。具体实施方式下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护范围。实施例图1为本专利技术实施例提供的一种使用传统应用时序控制电路的SRAM电路结构示意图，如图所示，传统SRAM电路需要外围独立的时序控制电路来控制灵敏放大器的开启，但是由于时序控制电路和存储单元都会受到工艺偏差的影响，因此，时序控制电路所产生的灵敏放大器开启信号SAE不能保证与实际位线放电情况相匹配。图2为本专利技术实施例提供的一种使用新型应用自启动灵敏放大器的SRAM电路结构示意图，如图所示，与图1传统需要外围时序控制电路的SRAM电路相比较，新型的SRAM电路是在灵敏放大器是在内部设计自启动触发模块来跟踪位线摆动开启放大器内部的放大模块，其灵敏放大器开启的时机与位线实际放电的情况更加匹配，并且SAE信号会根据实际的工艺波动自动做出调整。图3为本专利技术实施例提供的传统自启动灵敏放大器的电路结构示意图，其电路包含一个触发电路模块和一个放大电路模块。对于触发模块电路来说，是由4个PMOS管和6个NMOS管构成。具体链接关系如下：P0～P1管的栅极分别与位线BL和位线BLB相连接。P0管和P1管的源级分别与P2和P3管的栅极相连，与N5和N4管的栅极相连，其漏极与VDD相连接。N4和N5管的漏极经过反相器生成放大模块的开启信号SAE。对于放大模块电路来说，是由P4～P5两个PMOS和N6～N8三个NMOS来构成的。电路具体连接关系如下：P4、P5和N6、N7构成交叉耦合正反馈结构，OUT1和OUT2为整体电路的两个输出端，N8管是放大模块的使能管，SAE信号高电平有效。其缺点是放大模块输入输出节点公用，放大速度受形成的初始电压所消耗的时间决定。图4为本专利技术实施例提供的一种新型高速自启动型灵敏放大器电路，包含一个触发电路模块和一个放大电路模块本文档来自技高网...

【技术保护点】
一种新型高速自启动型灵敏放大器，其特征在于，包括：触发模块与放大模块；其中：所述的触发模块是由7个PMOS管构成的。具体连接关系如下：P0管～P5管的栅极分别与位线BL和位线BLB相连接，其漏极与VDD相连接，其源级与SAE信号端相连接。P6管的栅极与外部字线信号WLL相连接，P6管的漏极与SAE信号端相连接，P6管的源级接GND。整体关系为：P0～P5跟踪位线BL、BLB摆动产生时序控制信号SAE，P6在读操作开始时刻关断SAE信号端与地的连接。所述放大模块是由N0～N4五个NMOS管以及P7～P8两个PMOS管组成的。电路具体连接关系如下：N2和N3是放大模块的差分输入管，其管子面积的平方根与放大模块的失调电压大小成反比，N2、N3的栅极为放大模块的输入端，分别与两条位线BL和BLB相连接。N4管是使能管，其栅极为放大模块的使能端并且与触发模块中SAE信号端相连接，控制着放大模块的开启与关断，其尺寸大小直接影响放大模块的速度快慢。P7、P8和N0、N1构成放大模块的正反馈锁存结构。OUT1和OUT2为整体电路的两个输出端。

【技术特征摘要】
1.一种新型高速自启动型灵敏放大器，其特征在于，包括：触发模块与放
大模块；其中：
所述的触发模块是由7个PMOS管构成的。具体连接关系如下：P0管～P5
管的栅极分别与位线BL和位线BLB相连接，其漏极与VDD相连接，其源级与
SAE信号端相连接。P6管的栅极与外部字线信号WLL相连接，P6管的漏极与
SAE信号端相连接，P6管的源级接GND。整体关系为：P0～P5跟踪位线BL、
BLB摆动产生时序控制信号SAE，P6在读操作开始时刻关断SAE信号端与地
的连接。
所述放大模块是由N0～N4五个NMOS管以及P7～P8两个PMOS管组成
的。电路具体连接关系如下：N2和N3是放大模块的差分输入管，其管子面积
的平方根与放大模块的失调电压大小成反比，N2、N3的栅极为放大模块的输
入端，分别与两条位线BL和BLB相连接。N4管是使能管，其栅极为放大模块
的使能端并且与触发模块中SAE信号端相连接，控制着放大模块的开启与关
断，其尺寸大小直接影响放大模块的速度快慢。P7、P8和N0、N1构成放大模
块的正反馈锁存结构。OUT1和OUT2为整体电路的两个输出端。
2.根据权...

【专利技术属性】
技术研发人员：李正平，周永亮，谢明明，户长齐，余世丹，夏振威，苑红星，沙健，王鹏超，安芮，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34