减少单颗化半导体片芯中残余污染物的方法技术

本发明专利技术涉及减少单颗化半导体片芯中残余污染物的方法。在一个实施例中，通过将半导体晶片放置到承载带上、形成穿过半导体晶片的单颗化道以及减少半导体晶片上残余污染物的存在，从半导体晶片单颗化半导体片芯。

【技术实现步骤摘要】
【专利说明】相关申请案本申请要求美国临时申请N0.62/007，794的优先权的权益，该申请提交于2014年6月4日，当前是共同未决的，并且其全文并入本文中。专利技术背景本专利技术整体涉及电子器件，并且更具体地涉及形成半导体的方法。在过去，半导体工业利用各种方法和设备从半导体晶片(wafer)单颗化(singulate)单个半导体片芯(die)，片芯制造于半导体晶片上。通常，使用被称作划片或切片的技术借助金刚石切轮沿着划片网格或单颗化道部分或完全切割穿过晶片，所述划片网格或单颗化道形成于晶片上且位于单个片芯之间。为允许切片轮的对准和宽度，每个划片网格通常具有一般为约一百五十(150)微米的巨大宽度，，其占据半导体晶片的大部分。另外，在半导体晶片上将每条单颗化道划片所需的时间可花费一小时或更久。该时间降低了生产设施的吞吐量和制造能力。其他方法，包括热激光分离(TLS)、隐形切片(从晶片背面进行激光切片)以及等离子体切片，已被研发作为划片的替换方案。相比于划片和其他替代工艺，等离子体切片是一种有发展前途的工艺，因为其支持较窄的划片道，增大了吞吐量，并且可将片芯单颗化为多种的和灵活的图案。然而，等离子体切片已具有制造实施挑战。这样的挑战包括与晶片后侧层诸如背部金属层的不兼容性，因为所述蚀刻工艺已经不能有效地从单颗化道去除后侧层。从划片道去除后侧层对于促进后续加工诸如取放和装配工艺是必要的。进一步地，等离子体切片可在表面上留下污染物诸如残留聚合物材料或氟残留，其中所述表面包括但不限于单颗化片芯的侧壁表面。此类污染物可降低单颗化片芯的质量和可靠性。因此，期望具有减少来自从半导体晶片分离的片芯的残余污染物的存在的方法。如果所述方法是成本有效的且将对分离的片芯的任何损坏最小化，则将是有益的。【附图说明】图1示出根据本专利技术的半导体晶片的实施例的缩小平面图；图2至图10示出在根据本专利技术的实施例从晶片单颗化片芯的工艺中各个阶段的图1的半导体晶片的实施例的部分剖视图；图11示出在根据本专利技术的实施例的加工的后期阶段的图10或图15的半导体晶片的实施例的部分剖视图；图12至图15示出在根据本专利技术的另一实施例从晶片单颗化片芯的各个阶段的图1的半导体晶片的实施例的部分剖视图；以及图16示出根据本专利技术的另一实施例的部分剖视图。为简单且清楚的说明起见，图中要素未必按比例绘制，并且不同附图中的相同参考编号表示相同要素。另外，为了说明书的简单起见，已熟知步骤和要素的细节描述被省略。为附图的清楚起见，器件结构的某些区域，诸如掺杂区或电介质区，可被示出为具有大致直线的边缘和精确的角落。但是，本领域技术人员理解的是，由于掺杂剂的扩散和活化或层的形成，此类区域的边缘通常可以不是直线，并且该角可以不是精确的角度。此外，当与半导体区域、晶片或衬底一起使用时，术语“主表面”表示与另一种材料诸如电介质、绝缘体、导体或多晶半导体一起形成界面的半导体区域、晶片或衬底的表面。主表面可具有在X方向、y方向和Z方向上变化的外形。【具体实施方式】图1为缩小的平面图，其以图形示出在后期制造步骤的半导体晶片10。晶片10包括形成于半导体晶片10上并且作为其的一部分形成的多个半导体片芯，诸如片芯12、14、16和18。片芯12、14、16和18在晶片10上按间隔彼此间隔开，在所述间隔中将要形成或限定单颗化道，诸如划片道或单颗化道13、15、17和19。如本领域中熟知的，晶片10上的所有半导体片芯通常在所有侧面上按区域彼此分开，在所述区域中将要形成划片道或单颗化道诸如单颗化道13、15、17和19。片芯12、14、16和18可为任何种类的电子器件，包括半导体器件诸如二极管、晶体管、分立器件、传感器器件、光学器件、集成电路或本领域技术人员已知的其他器件。在一个实施例中，晶片10已完成晶片加工，所述晶片加工包括下文描述的后侧层的形成。图2示出在根据第一实施例的片芯单颗化方法中的早期阶段的晶片10的放大剖视图。在一个实施例中，晶片10附接到承载衬底、转移带或承载带30，这些有利于支撑单颗化后的多个片芯。此类承载带为本领域技术人员所熟知。在一个实施例中，承载带30可附接到框架40，该框架40可包括框架部分或部分401和402。如图所示，承载带30可附接到框架部分401的表面4010，并附接到框架部分402的表面4020。在所示的横截面中，晶片10可包括大块衬底11诸如硅衬底，其可包括相对的主表面21和22。在一个实施例中，可沿主表面21的部分形成接触焊盘24，以提供形成于衬底11之内的结构与下一级别的组件或外部元件之间的电接触。例如，接触焊盘24可被形成以接收键合线或线夹，该键合线或线夹可随后附接到接触焊盘24，或者接触焊盘24可被形成以接收焊料球、凸块或其他类型的附接结构。接触焊盘24通常可为金属或其他导电材料。通常，电介质材料26诸如毡状沉积电介质层可在主表面21上形成或覆盖其形成，以充当晶片10的钝化层。在一个实施例中，电介质材料26可为以比衬底11的速率更慢的速率进行蚀刻的材料。在一个实施例中，当衬底11为硅时，电介质材料26可为氧化硅、氮化硅或聚酰亚胺。在一个实施例中，可在电介质材料26(以及可以在电介质材料26下方形成的其他电介质层)中形成开口，以暴露接触焊盘24的下面表面和衬底11的表面，单颗化道13、15、17和19将在衬底11的表面中形成。如图所示并且根据本实施例，晶片10进一步包括形成于晶片10的主表面22上或覆盖该主表面22形成的材料层28。在一个实施例中，层28可为导电的背衬金属层。在一个实施例中，层28可为多层金属系统，诸如，钛/镍/银、钛/镍/银/钨、铬/镍/金、铜、铜合金、金或本领域技术人员已知的其他材料。在另一个实施例中，层28可为晶片背面涂层(WBC)膜，诸如片芯附接涂层。图3示出在等离子体蚀刻单颗化工艺期间的后续步骤的晶片10的放大剖视图。在一个实施例中，晶片10可被安装在承载带30上并且然后可被放置在蚀刻装置300诸如等离子体蚀刻装置内。在一个实施例中，衬底11可通过开口蚀刻，以形成或限定从主表面21延伸的单颗化道或开口 13、15、17和19。蚀刻工艺可使用化学作用(通常被表示为箭头31)执行，所述化学作用以比电介质和/或金属的速率高得多的速率选择性地对硅进行蚀刻。在一个实施例中，可使用常被称作Bosch工艺的工艺来蚀刻晶片10。在一个实施例中，可在深反应离子蚀刻系统中使用Bosch工艺蚀刻晶片10。该系统购自美国弗罗里达州圣彼德斯堡的PlasmaTherm LLC。在一个实施例中，单颗化道13、15、17和19的宽度可为约五微米至约十五微米。因为大致如图4所示的蚀刻选择性，所以该宽度足以确保形成单颗化道13、15、17和19的开口可完全穿过衬底11形成并且邻近层28停止。在一个实施例中，层28可用作等离子体蚀刻单颗化工艺的停止层。在一个实施例中，可使用Bosch工艺在约十五至约三十分钟内形成单颗化道13、15、17和19。图5示出在后续工艺步骤时的晶片10的剖视图。在一个实施例中，根据本实施例，使用加压流体去除步骤、流体消融步骤或流体机加工步骤从单颗化道13、15、17和19内去除层28的部分。在一个实施例中，可将包括在承载带30上本文档来自技高网...

【技术保护点】
一种用于加工半导体片芯的方法，其包括：提供其上形成有多个半导体片芯的半导体晶片，所述多个半导体片芯彼此之间按间距分开，其中所述半导体晶片具有相对的第一主表面和第二主表面；将所述半导体晶片放置到第一承载衬底上；通过所述间距将所述半导体晶片单颗化，以形成与所述多个半导体片芯相邻的单颗化道；以及使用第一流体从所述多个半导体片芯的表面减少残余污染物的存在。

【技术特征摘要】
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【专利技术属性】
技术研发人员：J·M·都博，G·M·格里弗纳，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US