互连结构的形成方法技术

本发明专利技术提供一种互连结构的形成方法，包括：提供基底；在所述基底上形成第一介质层，在所述第一介质层中形成金属插塞；对所述第一介质层表面和金属插塞表面进行等离子体清洗，所述等离子体清洗步骤包括采用还原性气体形成的等离子体进行清洗；在所述第一介质层和金属插塞上覆盖第二介质层。本发明专利技术的有益效果在于，通过等离子体清洗还原性气体形成的等离子体能够与氧化物的籽颗粒发生还原反应，使籽颗粒的尺寸减小或者数量减小，从而减小覆盖于籽颗粒上的第二介质层中形成鼓包的概率，进而提高互连结构的性能。

【技术实现步骤摘要】

本专利技术涉及本专利技术涉及半导体领域，具体涉及一种。
技术介绍
金属互连结构设置于半导体器件中，用于实现电连接。图1示出了现有技术一种互连结构的示意图，在半导体衬底01表面覆盖有介质层02，在介质层02中形成有金属插塞03，在介质层02和金属插塞03上覆盖有绝缘层，所述绝缘层包括依次形成的层间电介质层05、硬掩模层06等多层结构。鼓包07是在硬掩模层06经常发现的一种缺陷,在层间电介质层05中还需要形成其他互连层，因此需要对硬掩模层06以及层间电介质层05进行光刻，形成容纳其他互连层的通孔或沟槽，鼓包07会影响曝光的精度，并使对硬掩模层06以及层间电介质层05的刻蚀难以控制，影响互连结构的性能。因此，如何减小形成鼓包07的概率以提高互连结构的性能，成为本领域技术人员亟待解决的问题之一。
技术实现思路
本专利技术解决的问题是提供一种，减小形成鼓包的概率以提高互连结构的性能。为解决上述问题，本专利技术提供一种，包括:提供基底；在所述基底上形成第一介质层；在所述第一介质层中形成金属插塞；对所述第一介质层表面和金属插塞表面进行等离子体清洗，所述等离子体清洗的步骤包括采用还原性气体形成的等离子体进行清洗；在所述第一介质层和金属插塞上覆盖第二介质层。可选的，在所述第一介质层中形成金属插塞的步骤包括:在所述第一介质层中形成通孔；在所述通孔中填充金属层；对所述金属层和第一介质层进行化学机械研磨至所述金属层表面和第一介质层表面齐平。可选的，在对所述金属层和第一介质层进行化学机械研磨的步骤之后，对所述第一介质层表面和金属插塞表面进行等离子体清洗的步骤之前，所述形成方法还包括:对所述第一介质层表面和金属插塞表面进行电子束检测。可选的，对第一介质层表面和金属插塞表面进行等离子体清洗的步骤包括:在等离子体反应腔室中进行所述等离子体清洗，所述还原性气体包括氨气。可选的，对第一介质层表面和金属插塞表面进行等离子体清洗的步骤包括:使等离子体反应腔室内的气压在3到8托的范围内，功率在100到3000瓦的范围内，并使氨气的流量在100到5000标况晕升每分的范围内。可选的，对第一介质层表面和金属插塞表面进行等离子体清洗的步骤包括依次进行的第一等离子体清洗和第二等离子体清洗；在第一等离子体清洗和第二等离子体清洗步骤之间，在所述第一介质层表面和金属插塞表面通入去离子水，以进行清洗。可选的，在所述第一介质层表面和金属插塞表面通入去离子水的步骤包括:使去离子水的流量在100到5000毫升每分钟的范围内，并使通入去离子水的持续时间在1到120秒的范围内。可选的，在所述第一介质层中形成金属插塞的步骤包括:形成钨或铜材料的金属插塞。可选的，采用K值小于3的材料形成所述第一介质层，或者，采用K值小于2.6的材料形成所述第一介质层。可选的，形成第一介质层的步骤包括:形成氧化硅材料的第一介质层。可选的，在第一介质层和金属插塞上覆盖第二介质层的步骤之后，所述形成方法还包括:在所述第二介质层表面形成硬掩模层；图形化所述硬掩模层；以所述图形化的硬掩模层为掩模，对第二介质层进行刻蚀，进而形成露出所述金属插塞的通孔或沟槽；在所述通孔或沟槽中填充金属，形成与所述金属插塞相连的导电插塞。可选的，采用K值小于3的材料形成所述第二介质层，或者，采用K值小于2.6的材料形成所述第二介质层。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术中，在所述第一介质层中形成金属插塞之后，采用还原性气体形成的等离子体对所述第一介质层和金属插塞进行等离子体清洗，在形成金属插塞后，金属插塞表面容易形成氧化物的籽颗粒，在所述等离子体清洗的过程中，还原性气体形成的等离子体能够与氧化物的籽颗粒发生还原反应，使籽颗粒的尺寸减小或者数量减小，从而减小覆盖于籽颗粒上的第二介质层中形成鼓包的概率，进而提高互连结构的性能。【附图说明】图1是现有技术一种的示意图；图2至图9为本专利技术一实施例中的各个步骤的侧视图。【具体实施方式】现有技术容易在介质层或硬掩膜层中产生鼓包缺陷，从而影响互连结构的性能。通过显微镜观察等实验手段分析鼓包产生的原因:对介质层和金属插塞表面进行的电子束检测容易造成金属插塞表面的化学键断裂，化学键断裂的金属插塞表面在潮湿的情况下容易形成氧化物的籽颗粒，在具有籽颗粒的所金属插塞表面形成绝缘层时，具有多层结构的绝缘层会在籽颗粒上方逐层堆积成鼓包，并使得绝缘层表面的鼓包的尺寸较籽颗粒更大。为了解决上述技术问题，本专利技术提供一种，包括:提供基底；在所述基底上形成第一介质层，在所述第一介质层中形成金属插塞；对所述第一介质层表面和金属插塞表面进行等离子体清洗，所述等离子体清洗步骤包括采用还原性气体形成的等离子体进行清洗；在所述第一介质层和金属插塞上覆盖第二介质层。通过等离子体清洗还原性气体形成的等离子体能够与氧化物的籽颗粒发生还原反应，使籽颗粒的尺寸减小或者数量减小，从而减小覆盖于籽颗粒上的第二介质层中形成鼓包的概率，进而提高互连结构的性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。参考图2至图9，示出了本专利技术一实施例中的各个步骤的侧视图。如图2所不，提供基底。具体地，在本实施例中，所述基底包括衬底100，所述衬底100为硅衬底，在其他实施例中，所述衬底100还可以为锗硅衬底或绝缘体上硅衬底等其它半导体衬底，对此本专利技术不做任何限制。需要说明的是，所述基底还可以包括在衬底100上形成的半导体器件，如晶体管、存储器、传感器等，本专利技术在此不再赘述，为了图示简洁，在附图中没有示出如上半导体器件。继续参考图2,在所述基底表面形成第一介质层101。具体地，在本实施例中，采用等离子体增强化学化学气相沉积法形成所述第一介质层101。在本实施例中，所述第一介质层101的材料为四乙基正硅酸盐氧化物(TE0S)形成的氧化硅。本专利技术对第一介质层101的材料不做限制，第一介质层101可以米用低K材料(K值小于3)，以能够减小互连结构的RC延迟，但是本专利技术对第一介质层101的材料不做限制，在其他实施例中，所述第一介质层101的材料还可以采用超低K材料(K值小于2.6)。继续参考图2，在所述第一介质层101中形成通孔301。具体地，可以采用干法刻蚀形成所述通孔301，但是本专利技术对形成通孔301的方法不做限制，在其他实施例中，还可以采用湿法刻蚀形成所述通孔301。如图3所不，在所述通孔301中填充金属层302所述金属层302高于第一介质层101表面。在本实施例中，所述金属层302的材料为钨，但是本专利技术对此不作限制，在其他实施例中，所述金属层302的材料还可以为铜或其他金属材料。参考图4,填充金属层302之后,对所述金属层302和第一介质层101进行化学机械研磨至所述金属层302表面和第一介质层101表面齐平,在通孔301中的金属层302形成金属插塞102。对所述金属层302和第一介质层101进行化学机械研磨之后，对所述第一介质层101和金属插塞102表面进行电子束检测201 (Energetic Electron Beam Inspect1n,ΕΒΙ),以获取第一介质层101和金属插塞102表面以及内部的缺陷信息。所述电子束检测201即通过电子束扫描的方式获取第一介质层1本文档来自技高网...

【技术保护点】
一种互连结构的形成方法，其特征在于，包括：提供基底；在所述基底上形成第一介质层；在所述第一介质层中形成金属插塞；对所述第一介质层表面和金属插塞表面进行等离子体清洗，所述等离子体清洗的步骤包括采用还原性气体形成的等离子体进行清洗；在所述第一介质层和金属插塞上覆盖第二介质层。

【技术特征摘要】

【专利技术属性】
技术研发人员：周鸣，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31