形成互连结构的方法技术

一种形成互连结构的方法，包括：提供衬底，衬底表面形成有层间介质层、硬掩模层以及底部抗反射层；图形化底部抗反射层以形成开口；对开口通入反应气体以在开口的侧壁形成聚合物层；以聚合物层和底部抗反射层为掩模以去除部分硬掩模层；以剩余的硬掩模层为刻蚀掩模，对层间介质层进行刻蚀，以形成接触孔。本发明专利技术的有益效果在于，通过形成聚合物层以抵消相对于光刻胶层中的开口尺寸，在底部抗反射层以及硬掩模层中形成的开口的尺寸变大的部分，以形成尺寸较为精确的开口，进而尽量保证在层间介质层中形成的开口或者沟槽的尺寸与预定值接近，以避免发生相邻的开口或者沟槽之间连通的现象，从而减小形成的插塞或者线路发生短路的几率。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，具体涉及一种。
技术介绍
随着现有的半导体技术的发展，不仅使半导体器件的尺寸逐步减小，从而极大地提高了集成电路(Integrated Circuit, IC)中的芯片的集成密度。在现有的形成半导体器件的工艺中，半导体器件的互连结构在后段工艺(backend of Iine1BEOL)中形成，这种工艺在形成有栅极、源区以及漏区的半导体上方形成层间介质层(Inter Layer Dielectric, ILD),然后在所述层间介质层中形成金属或其他导电材料的插塞或者线路，以实现与互连结构中其他层之间的电连接。具体的，这种工艺通常采用在层间介质层上覆盖形成有预定形状的图案的掩模层，所述图案包括开口或者沟槽等图形，通过将掩模层中的开口或者沟槽的图案转移至层间介质层中，进而在层间介质层中形成相应形状的孔洞或者条形沟槽，然后在这些孔洞或者条型沟槽中填充金属或其他导电材料，以形成所述的插塞或者线路。但是，由于半导体器件尺寸的减小，掩模层上形成的开口或者沟槽的图案的尺寸很可能与预定的尺寸之间存在差值，也就是说，发生了失真。在掩模层将开口或者沟槽的图案转移至层间介质层的过程中也可能发生上述失真。这些失真将越发严重的影响到层间介质层中的孔洞或者条形沟槽的形成，导致形成的孔洞或者条形沟槽的尺寸或者形状与原本的开口之间存在较大差距，所述差距可能影响到形成的金属或其他导电材料的插塞或者线路的性能。例如，由于在掩模层的开口或者沟槽的图案转移至层间介质层的过程中发生上述失真，而导致层间介质层中形成的孔洞或者条形沟槽的尺寸相对于预定的尺寸有所变化，而导致层间介质层中本应被保留的部分也被刻蚀掉，以至于在形成插塞或者线路的时候，位于同一平面上本应该被层间介质层材料隔离开的部分金属或者其它导电材料之间连通，进而发生短路。然而，个别区域的短路现象可能导致整个电路报废，因此，如何较为准确的将所述图案转移到层间介质层上，以形成尺寸较为准确的孔洞或者条形沟槽，从而尽量避免发生上述的短路情况,成为本领域技术人员亟待解决的技术问题。
技术实现思路
本专利技术解决的问题是提供一种，以在层间介质层中形成尺寸较为准确的孔洞或者条形沟槽的图案，进而尽量避免发生短路现象。为解决上述问题，本专利技术提供一种，包括:提供衬底，所述衬底表面形成有层间介质层；在所述层间介质层上形成硬掩模层；在所述硬掩模层上形成底部抗反射层；图形化所述底部抗反射层，形成位于底部抗反射层中的开口 ；对所述开口通入反应气体，以在所述开口的侧壁形成聚合物层；以所述聚合物层和所述底部抗反射层为掩模去除部分硬掩模层；以剩余的硬掩模层为刻蚀掩模，对所述层间介质层进行刻蚀，以在层间介质层中形成接触孔。可选的，形成硬掩模层的步骤包括，使所述硬掩模层的厚度在50?500埃的范围内。可选的，所述硬掩模层为氮化钛、氮化铝或者氮化硼掩模层。可选的，形成硬掩模层的步骤之后，形成底部抗反射层的步骤之前，还包括:在所述硬掩模层上形成氧化物层；形成底部抗反射层的步骤包括:使所述底部抗反射层形成于所述氧化物层上；在图形化底部抗反射层的步骤中，部分氧化物层暴露出；在去除部分硬掩模的步骤之前，先去除暴露出的部分氧化物层以露出部分硬掩模层。可选的，所述氧化物层的材料采用二氧化硅。可选的，所述氧化物层的厚度在30?500埃的范围内。可选的，去除暴露出的氧化物层的步骤包括:去除所述氧化物层的刻蚀剂为非氟基刻蚀剂。可选的，图形化底部抗反射层的包括:在所述底部抗反射层上形成光刻胶层，并图形化所述光刻胶层；之后以图形化后的光刻胶层为掩模图形化底部抗反射层。可选的，图形化光刻胶层的步骤之后，图形化底部抗反射层的步骤之前，还包括以下步骤:对所述光刻胶层进行预处理，以去除需要露出的部分底部抗反射层上方的光刻胶残留物，使需要露出部分的底部抗反射层完全露出。可选的，图形化底部抗反射层以形成开口的步骤包括:去除所述底部抗反射层的刻蚀剂中包含氯气或者溴化氢或者两者的结合。可选的，形成底部抗反射层的步骤包括:采用有机材料形成所述底部抗反射层；在底部抗反射层的开口的侧壁形成聚合物层的步骤包括:通入的反应气体包括氮气。可选的，在底部抗反射层的开口的侧壁形成聚合物层的步骤中，使所述聚合物层沿衬底表面方向的厚度在I?5纳米的范围内。可选的，所述硬掩模层的材料为氮化钛，去除部分硬掩模层的步骤包括以下分步骤:对所述硬掩模层进行第一刻蚀，所述第一刻蚀的刻蚀剂中包括氯气、氢气以及甲烧;对剩余硬掩模层进行第二刻蚀，所述第二刻蚀的刻蚀剂中包括氯气、甲烷以及四氯化硅。可选的，所述第一刻蚀以及第二刻蚀均为脉冲刻蚀。可选的，进行第一刻蚀的步骤中，使硬掩模层的厚度被去除70%?80%。可选的，在去除部分硬掩模层的步骤之后，对层间介质层进行刻蚀的步骤之前，还包括以下步骤:去除剩余的光刻胶层；检测去除部分硬掩模层以在硬掩模层中形成的开口尺寸，并将测量结果反馈至下一片晶圆的通入反应气体的步骤。可选的，在去除光刻胶层的步骤中，采用氮气以及氧气的组合，或者氯气以及氧气的组合去除所述光刻胶层。与现有技术相比，本专利技术的技术方案具有以下优点:通过向底部抗反射层的开口通入反应气体，以在开口的侧壁形成一定厚度的聚合物层，通过利用形成所述聚合物层以达到略微减小所述开口的尺寸的目的，以尽量抵消在所述底部抗反射层中形成的开口尺寸变大的部分，以在底部抗反射层中形成尺寸与预定值较为相符的开口，进而尽量保证在层间介质层中形成的开口或者沟槽的尺寸与预定值接近，以避免发生层间介质层中相邻的开口或者沟槽之间连通的现象，从而减小形成于开口或沟槽中的插塞或者线路发生短路的几率。进一步，形成硬掩模层的步骤之后，形成底部抗反射层的步骤之前，在所述硬掩模层上形成氧化物层可以防止硬掩模层向光刻胶层渗透或者扩散而导致光刻胶层的性质发生改变。进一步，去除所述氧化物时，刻蚀剂为非氟基刻蚀剂能够避免生成含氟的聚合物，进而防止对氧化物层造成难以控制的二次刻蚀，进而尽量减少刻蚀氧化物层以形成开口的过程中对开口的侧壁的影响。【附图说明】图1是本专利技术在一实施例的流程示意图；图2至图7是图1中互连结构在各个步骤的结构示意图；图8是本专利技术所述脉冲刻蚀的脉冲功率输出方式的示意图。【具体实施方式】在现有的形成半导体器件的层间互连结构的过程中，常常通过曝光和光刻在掩模层中形成图案或者开口，以暴露出层间介质层，并刻蚀这些层间介质层的暴露出的部分，以在层间介质层中形成孔洞或者条形沟槽。但是，由于掩模上的图案通常是由在掩模上形成带有图案的光刻胶层，并对暴露出的掩模进行刻蚀而得到，在刻蚀过程中，难免会对掩模层需要保留的部分造成影响，也就是说，经过刻蚀后，掩模层上的开口的尺寸很容易大于原本光刻胶层中的开口的尺寸，也就是发生了失真。同理，在将掩模层中的图案转移至层间介质层时，层间介质层上形成的开口的尺寸也可能失真，导致一些原本应该被保留的层间介质层也被去除，使得形成于层间介质层的孔洞或者条形沟槽的尺寸过大，致使在填充金属或者其他导电材料后发生短路现象。为此，本专利技术提供一种，参考图1为本方法在一实施例的流程不意图:步骤SI，提供衬底，所述衬底表面形成有层间介质层；步骤S2，在所述层间介质层上形成硬掩模层；步骤S3，在所述硬掩本文档来自技高网...

【技术保护点】
一种形成互连结构的方法，其特征在于，包括：提供衬底，所述衬底表面形成有层间介质层；在所述层间介质层上形成硬掩模层；在所述硬掩模层上形成底部抗反射层；图形化所述底部抗反射层，形成位于底部抗反射层中的开口；对所述开口通入反应气体，以在所述开口的侧壁形成聚合物层；以所述聚合物层和所述底部抗反射层为掩模去除部分硬掩模层；以剩余的硬掩模层为刻蚀掩模，对所述层间介质层进行刻蚀，以在层间介质层中形成接触孔。

【技术特征摘要】

【专利技术属性】
技术研发人员：张海洋，任佳，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31