半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及半导体装置及其制造方法，提高具有完全耗尽型SOI晶体管的半导体装置的可靠性以及性能。将在栅极电极(GE)的侧壁形成的偏移隔离部(OF)的宽度(Losw)设定为半导体层(SL)的厚度(Tsi)以上且半导体层(SL)的厚度(Tsi)与绝缘膜(BX)的厚度(Tbox)的合计厚度以下，将杂质离子注入到未被栅极电极(GE)以及偏移隔离部(OF)覆盖的半导体层(SL)。由此，使得通过杂质的离子注入形成的扩展层(EX)不从栅极电极(GE)的端部下方进入到沟道内。

【技术实现步骤摘要】

本专利技术涉及半导体装置及其制造技术，能够适当地利用例如使用SOI (Silicon OnInsulator，绝缘体上硅结构)基板的。
技术介绍
在日本特开2003-100902号公报(专利文献I)中，记载了例如在低电压nMOS区域形成nMOS晶体管的扩展层之后，在栅极电极的侧面形成偏移隔离部，其后，在低电压pMOS区域形成PMOS晶体管的扩展层的技术。另外，在日本特开2014-038878号公报(专利文献2)中记载了一种半导体装置，该半导体装置具有:在SOI基板的半导体层上隔着栅极绝缘膜而形成的栅极电极、在栅极电极的侧壁上形成的边墙隔离部、在半导体层上外延生长了的源极漏极用的半导体层以及在源极漏极用的半导体层的侧壁上形成的边墙隔离部。现有技术文献专利文献专利文献1:日本特开2003-100902号公报专利文献2:日本特开2014-038878号公报
技术实现思路
在完全耗尽型SOI晶体管中，由于伴随着微型化，栅极电极与源极漏极的重叠(栅极重叠)变大，从而担心由DIBL(Drain Induced Barrier Lowering，漏致势皇降低)的劣化、栅极漏电流的增加、GIDL(Gate Induced Drain Leak，栅致漏极泄漏)的增加、寄生电容的增加所导致的开关速度的降低等。其他课题与新的特征根据本说明书的叙述以及附图将变得明确。根据一种实施方式，在使用具有半导体基板、半导体基板上的绝缘膜以及绝缘膜上的半导体层的SOI基板的半导体装置中，将在完全耗尽型SOI晶体管的栅极电极的侧壁形成的偏移隔离部的宽度设定为半导体层的厚度以上且半导体层与绝缘膜的合计厚度以下。然后，通过以栅极电极以及偏移隔离部作为掩模向半导体层进行杂质的离子注入，来形成完全耗尽型SOI晶体管的扩展层。根据一种实施方式，能够提高具有完全耗尽型SOI晶体管的半导体装置的可靠性以及性能。【附图说明】图1是说明本实施方式的第一完全耗尽型SOI晶体管的构造的主要部分剖视图。图2是说明本实施方式的第一完全耗尽型SOI晶体管的扩展层的结构的概略剖视图。图2(a)是放大地示出具有最小宽度的偏移隔离部的第一完全耗尽型SOI晶体管的一部分的概略剖视图，图2(b)是放大地示出具有最大宽度的偏移隔离部的第一完全耗尽型SOI晶体管的一部分的概略剖视图。图3是说明本实施方式的第二完全耗尽型SOI晶体管的扩展层的结构的概略剖视图。图3(a)是放大地示出第二完全耗尽型η沟道SOI晶体管的一部分的概略剖视图，图3(b)是放大地示出第二完全耗尽型P沟道SOI晶体管的一部分的概略剖视图。图4是说明本实施方式的第三完全耗尽型SOI晶体管的扩展层的结构的概略剖视图。图4(a)是放大地示出第三完全耗尽型η沟道SOI晶体管的一部分的概略剖视图，图4(b)是放大地示出第三完全耗尽型P沟道SOI晶体管的一部分的概略剖视图。图5是示出本实施方式的半导体装置的制造工序的主要部分剖视图。图6是接着图5的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图7是接着图6的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图8是接着图7的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图9是接着图8的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图10是接着图9的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图11是接着图10的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图12是接着图11的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图13是接着图12的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图14是接着图13的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图15是接着图14的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图16是接着图15的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图17是接着图16的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图18是接着图17的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图19是接着图18的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图20是接着图19的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图21是接着图20的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图22是接着图21的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图23是接着图22的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图24是接着图23的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图25是接着图24的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图26是接着图25的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。图27是接着图26的半导体装置的制造工序中的与图5相同的部位的主要部分剖视图。【具体实施方式】以下的实施方式中，在为了方便而需要时，分割成多个部分或者实施方式来进行说明，但除了在特别明确说明的情况下，它们并非相互无关，存在着其中一个是另一个的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明确说明的情况以及从原理上明确地限定于确定的数量的情况等下，并非限定于该确定的数量，也可以是确定的数量以上或以下。另外，在以下的实施方式中，关于其结构要素(也包括要素步骤等)，除了在特别明确说明的情况以及从原理上明确地认为是必需的情况等下，不一定是必需的，这自不待言。另外，在提到“由A构成”、“由A组成”、“具有A”、“包括A”时，除了在特别明确说明仅指该要素的意思的情况下等，并非排除它之外的要素，这自不待言。同样地，在以下的实施方式中，在提及结构要素等的形状、位置关系等时，除了在特别明确说明的情况以及从原理上明确地认为并非这样的情况下等，设为包括实质上与该形状等近似或者类似的形状等。这对于上述数值以及范围也一样。另外，在以下的实施方式中，将代表场效应晶体管的MISFET(Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)简称为晶体管。另外，在以下的实施方式中使用的附图中，即使是俯视图，为了容易观察附图，有时也附加剖面线。另外，在用于说明以下的实施方式的全部附图中，原则上对具有相同功能的部件附加相同的标号，省略其重复的说明。以下，根据附图，详细说明本实施方式。(课题的详细说明)为了让本实施方式的半导体装置被认为更加明确，针对通过本专利技术者发现的完全耗尽型SOI晶体管中的要解决的课题来进行说明。在完全耗尽型SOI晶体管中，伴随着微型化，如果源极漏极深深地进入到沟道内，则产生有效沟道长变短、漏极电场对源极造成影响而沟道表面的电位降低的被称为所谓DIBL的现象。另外，如果源极漏极与栅极电极的重叠(栅极重叠)变大，则在重叠部分，源极与栅极电极之间以及漏极与栅极电极之间的栅极漏电流增加。进而，如果对栅极电极施加电压，则上述重叠部分耗尽本文档来自技高网...

【技术保护点】
一种半导体装置，在第一区域具备第一场效应晶体管，所述半导体装置的特征在于，所述第一场效应晶体管具有：SOI基板，具有半导体基板、所述半导体基板上的绝缘膜以及所述绝缘膜上的半导体层；第一栅极电极，在所述半导体层上隔着第一栅极绝缘膜形成；第一偏移隔离部，在所述第一栅极电极的侧壁形成；第一导电类型的第一扩展层，在所述第一栅极电极的两侧的所述半导体层形成；以及源极漏极用的所述第一导电类型的第一外延层，在未形成所述第一栅极电极以及所述第一偏移隔离部的所述半导体层上形成，所述第一偏移隔离部的宽度为所述半导体层的厚度以上且所述半导体层与所述绝缘膜的合计厚度以下。

【技术特征摘要】
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【专利技术属性】
技术研发人员：尾田秀一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP