半导体晶片、封装结构与其制作方法技术

本发明专利技术提供了一种半导体晶片、封装结构与其制作方法。制作封装结构的方法：首先提供一阵列芯片，包含多个第一管芯。接着提供一晶片，包含有多个第二管芯。进行一封装步骤将阵列芯片对应地设置在晶片上，使该各第一管芯对应地电连接各第二管芯。本发明专利技术另外还提供了一种半导体晶片结构，以及一种封装结构。

【技术实现步骤摘要】

本专利技术涉及一种，特别来说，是涉及一种具有阵列区与管芯区的。
技术介绍
在现代的资讯社会中，由集成电路(integrated circuit, IC)所构成的微处理器系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、行动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。一般所谓集成电路，是通过现有半导体制作工艺中所生产的管芯(die)而形成。制造管芯的过程，由生产一晶片(wafer)开始:首先，在一片晶片上区分出多个区域，并在每个区域上，通过各种半导体制作工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线，接着，再对晶片上的各个区域进行切割而成各个管芯，并利用各种的封装技术，将管芯封装成芯片(chip),最后再将芯片电连至一电路板,如一印刷电路板(printedcircuit board, PCB),使芯片与印刷电路板的接脚(pin)电连接后,便可执行各种编程的处理，而形成一完整的封装体。为了达成各种微型化的需求，目前业界对于崭新的封装制作工艺以及封装结构有着强烈的需求。
技术实现思路
本专利技术于是提出了一种半导体晶片、一种封装结构与其制作方法，可以提升制作工艺速度，又能兼顾产品良率。根据本专利技术其中一种实施例，本专利技术提供了一种制作封装结构的方法，首先提供一阵列芯片(array chip),包含多个第一管芯(die)。接着提供一晶片(wafer),包含多个第二管芯。最后进行一封装步骤将阵列芯片对应地设置在晶片上，使各第一管芯对应地电连接各第二管芯。根据本专利技术另外一种实施例，本专利技术提供了一种半导体晶片，其包含有多个阵列区、多个管芯区以及多个管芯。每个阵列区之间具有一第一间距。多个管芯区设置在一个阵列区中，其中每个管芯区之间具有一第二间距，第一间距大于第二间距。每一个管芯对应设置在每一个管芯区中。根据本专利技术另外一种实施例，本专利技术提供一种封装结构，包含一第一管芯、一第二管芯以及一底部填充层。第一管芯与第二管芯都包含一第一面、与第一面对应设置的第二面、在第一面与第二面之间的至少两侧面。底部填充层覆盖在第一管芯的第一面与第二管芯的第一面，且进一步覆盖第一管芯的至少一个侧面，且该第一管芯的至少一个该侧面完全未被底部填充层覆盖。本专利技术制作封装结构的方法，其特征在于先将多个管芯通过一阵列芯片与一晶片电连接后，再进行切割制作工艺以将各个管芯分开，而形成封装结构。与现有技术相比，可以提升制作工艺速度，又能兼顾产品良率。【附图说明】图1、图1A、图2、图3、图4、图4A、图5、图5A、图6、图6A与图6B，所绘示为本专利技术一种半导体结构的制作方法其中一种实施例的步骤示意图。主要元件符号说明300,400 晶片 314接触垫302,402 管芯 316阵列芯片304 主动面(有源面)318侧面306,406 半导体结构 350,450阵列区308 硅贯穿电极 352,452管芯区310 晶体管 500连接元件312 金属内连线系统 502底部填充层【具体实施方式】为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参考图1、图1A、图2、图3、图4、图4A、图5、图5A、图6、图6A、图6B，所绘示为本专利技术一种半导体结构的制作方法其中一种实施例的步骤示意图，其中图1、图2、图3、图4、图5与图6为立体图，图1A为图1的剖视图。图4A为对应于图4的剖视图，图5A为对应于图5的剖视图，图6A为对应于图6的剖视图，图6B为对应于图6的俯视图。首先请参考图1与图1A，图1A为图1中沿AA’切线所绘制的剖视图。本专利技术的半导体结构的制作方法提供一第一晶片(wafer)300。第一晶片300上定义有多个阵列区(array reg1n) 350,在一实施例中，各阵列区350呈现如阵列的排列方式,例如具有M排以及N列，使得第一晶片300包含MXN数量的阵列区350，M与N为大为I的整数。在一优选实施例中，M与N相等。在本专利技术中，每个阵列区350之间具有一第一间距Gl。如图1所示，每个阵列区350中定义有多个管芯区352。在一实施例中，位于同一阵列区350中的管芯区350同样呈现如阵列的排列方式，例如具有m排以及η列，使得一个阵列区350中包含有mXn数量的管芯区350，其中m与η可以是大于I的整数。在一实施例中，m与η相等。在本专利技术中，位于同一阵列350区中的管芯区350之间具有一第二间距G2。在一实施例中，第二间距G2小于第一间距G1，两者的差值大于10微米(μπι)，例如是20微米与40微米之间。在一实施例中，第一间距Gl大于80微米，例如是100微米，第二间距G2介于40微米与60微米之间。而在另一实施例中，第一间距Gl也可以等于第二间距G2。后续，进行一个或多个半导体制作工艺，以在第一晶片300上形成至少一个半导体结构306。如图1A所示，半导体结构306形成在第一晶片300的一主动面304的一侧上。半导体结构306可以包含各种主动元件或是被动元件，在本专利技术的一实施例中，半导体结构306例如包含一硅贯穿电极308、一晶体管310、一金属内连线系统312、及/或一接触垫314，但并不以上述为限。第一晶片300中，包含了已完成的半导体结构306的每个管芯区352被定义为一第一管芯(die) 302。关于第一管芯302在第一晶片300中的布局方式,本专利技术提供至少四种实施态样。在第一实施例中，位于第一芯片300上的每个第一管芯302都相同(identical),也就是说，在每个第一管芯302中半导体结构306的布局与设置完全相同。在第二实施例中，位于同一阵列区350的每个第一管芯302相同，但位于不同阵列区350的第一管芯302彼此不同，以图1为例，位于阵列区350A中的多个第一管芯302A都相同，位于阵列区350B的多个第一管芯302B都相同,但第一管芯302A与第一管芯302B不相同。在第三实施例中，位于阵列区350中的每个第一管芯302都不同，但不同阵列区350之间各第一管芯302的布局与相对位置相同，以图1为例，位于阵列区350C的第一管芯302各自为不同的管芯，标示为C、D、F、G、H、1、J、K，在阵列区350D的第一管芯302各自为不同的管芯，标示为C、D、F、G、H、1、J、K，阵列区350C的第一管芯302C与阵列区350D的第一管芯302C相同且对应位置相同，阵列区350C的第一管芯302D与阵列区350D的第一管芯302D相同且对应位置相同，如此类推。在第四实施例中，位于第一晶片300上的每个第一管芯302都不相同。此外，在一实施例中，半导体结构306也可以形成在管芯区350以外的地方，例如位于管芯区352与管芯区352之间(即第二间距G2处)、或者阵列区350与阵列区350之间(即第一间距Gl处)，以作为例如测试电路或虚拟电路之用。接着如图2所示,对第一晶片300进行一第一切割制作工艺(dicing process),沿着阵列区350的边缘切割，以形成多个阵列芯片(array chi本文档来自技高网...

【技术保护点】
一种制作封装结构的方法，包含：提供一阵列芯片(array chip)，包含多个第一管芯(die)；提供一晶片(wafer)，包含多个第二管芯；进行一封装步骤将该阵列芯片对应地设置在该晶片上，使各该第一管芯对应地电连接各该第二管芯。

【技术特征摘要】

【专利技术属性】
技术研发人员：郭建利，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71