一种VDMOS器件及其制造方法技术

本发明专利技术涉及半导体器件技术领域，具体为一种具有较低米勒电容的VDMOS器件及其制造方法。本发明专利技术采用的技术方案主要为在栅极下方的外延层中设置填充有氧化物的沟槽，使栅极控制在厚氧化层介质之上，减小控制栅末端位置产生的半导体表面高电场，防止器件耐压的降低。本发明专利技术的有益效果为，本发明专利技术提出的低米勒电容的功率VDMOS新结构可以采用更高的JFET浓度，因而可以有效降低器件的导通电阻。

【技术实现步骤摘要】

本专利技术涉及半导体器件
，具体涉及一种具有较低米勒电容的VDMOS器件及其制造方法。
技术介绍
功率VDMOS比双极功率器件开关速度高，频率特性好，已广泛被应用于高频功率电子
，其中作为开关电源中的开关器件是它的重要用途之一。VDMOS作为开关器件提高了开关电源的工作频率，有效减小了电源的体积和重量。但是在高频下，VDMOS开关转换过程中的功率损耗会严重影响开关电源的转换效率。因此，高频高效电源要求VDMOS有短的开关时间。米勒电容Cgd是栅-漏电容，它直接影响到器件的输入电容和开关时间，Cgd通过米勒效应使输入电容增大，甚至起主导作用，从而使器件的上升时间和下降时间变大。器件在开关转换过程中的功率损耗主要由开关时间决定，因此减小栅漏电容Cgd尤为重要。减小Cgd的主要措施是减小元胞P阱间的栅漏覆盖区的氧化层电容Cox和NH区表面的状态电容Cs。Cox与硅栅及源电极在P阱的覆盖面积和氧化层厚度有关。Cs是微分电容，既与P阱间N—表面状态有关，又与硅栅和源电极的覆盖面积有关。因此，在不影响击穿电压和导通电阻的情况下，器件结构设计中减小Cgd，应减小Cox和Cs的电极面积及增加电极间的介质层厚度。常规VDMOS管如图1所示，由于栅极覆盖面积大，栅漏电容较大，开关损耗占据较大的比例，影响开关电源的转换效率。为了减小米勒电容，减小器件在开关过程中的功率损耗，Yuuki Shimada 等人在《HIGH EFFICIENCY MOS-FET RECTIFIER DEVICE》中提出分离栅(split gate)结构，通过减小栅与漏的交叠区来减小电容Cox，进而减小了米勒电容Cgd，如图2所示；但是，由于分离栅的末端会产生高的电场，会使得器件的耐压降低。在分离栅的基础上，Shuming Xu 等人在((Dummy Gated Rat1 Frequency DMOSFET with HighBreakdown Voltage and Low Feedback Capacitance》中提出 Dummy Gate 结构，在分离栅中间引入与源极短接的Du_y Gate，如图3所示，在减小米勒电容的同时，减小了分离栅末端电场，增大器件耐压；但是由于Dummy Gate与源极短接，会增加漏源电容，当Dummy Gate下的氧化层较薄时，漏源电容的增大会很明显。金勤海等人在专利《具有屏蔽栅的VDMOS器件及其制备方法》中提出一种利用屏蔽栅的VDMOS器件，如图4所示，这种结构中间屏蔽栅下的氧化层较厚，在Dummy Gate的基础上改善了漏源电容。但是这种结构在工艺上需要制作两次多晶硅栅，增加了工艺复杂度。此外，以上传统方法中提到的几种降低米勒电容的方法，存在一个共同的问题:由于器件的JFET区域不再有栅电极覆盖，在器件正向导通时，不会像常规VDMOS —样在JFET区表面形成高载流子浓度的积累层(积累层位置如图1所示)，因此器件的导通电阻必然会增加，引起器件功耗的增加。如果通过提高JFET区的掺杂浓度来降低以上几种结构的导通电阻，又会造成其耐压的降低，因此，传统器件结构的米勒电容、导通电阻和耐压之间存在难以调和的矛盾。
技术实现思路
本专利技术所要解决的，就是针对上述传统VDMOS存在的问题，提出了一种具有较低米勒电容的VDMOS器件及其制造方法。为实现上述目的，本专利技术采用如下技术方案:—种VDMOS器件，如图5所不，包括第一导电类型半导体衬底9和设置在第一导电类型半导体衬底9上表面的第一导电类型半导体外延层8，所述第一导电类型半导体衬底9的底部与漏极金属电极10连接；所述第一导电类型半导体外延层8上层两端具有第二导电类型半导体体区6，所述第二导电类型半导体体区6中具有第一导电类型半导体源区5和第二导电类型半导体体接触区7 ;所述第一导电类型半导体源区5和第二导电类型半导体体接触区7均与源极金属电极I连接；所述第一导电类型半导体外延层8上表面与源极金属I之间具有栅极结构和介质层4 ;所述栅极结构由栅氧化层3以及位于栅氧化层3上表面的多晶硅屏蔽栅11和多晶硅控制栅2构成；所述多晶硅屏蔽栅11与源极金属I连接，所述多晶硅控制栅2位于多晶硅屏蔽栅11两侧；所述介质层4位于栅氧化层3与源极金属I之间；其特征在于，所述第二导电类型半导体体区6之间具有第一导电类型半导体体区13，所述第一导电类型半导体体区13中具有沟槽12，所述沟槽12中填充有氧化物。具体的，所述沟槽12的深度小于第二导电类型半导体体区6的深度，所述多晶硅控制栅2完全覆盖第一导电类型半导体体区13。一种VDMOS器件的制造方法，其特征在于，包括以下步骤:第一步:在高掺杂的第一导电类型半导体衬底9上表面外延生长一层低掺杂的第一导电类型半导体外延层8，在第一导电类型半导体外延层8上层中部注入一层掺杂浓度高于第一导电类型半导体外延层8的第一导电类型半导体材料形成第一导电类型半导体体区13 ；第二步:采用光刻工艺，在第一导电类型半导体体区13中刻蚀出沟槽12 ;第三步:对沟槽12进行侧墙氧化并且淀积氧化物；第四步:在第一导电类型半导体外延层8上表面生长栅氧化层3，并在栅氧化层3表面淀积多晶硅，采用光刻工艺刻蚀出多晶硅屏蔽栅11和多晶硅控制栅2，所述多晶硅控制栅2位于多晶硅屏蔽栅11两侧；第五步:采用掺杂工艺，在所述第一导电类型半导体体区13两侧的第一导电类型半导体外延层8上层形成第二导电类型半导体体区6 ;第六步:采用光刻和掺杂工艺，在第二导电类型半导体体区6上层形成第一导电类型半导体源区5 ;第七步:采用光刻和掺杂工艺，在第二导电类型半导体体区6中形成第二导电类型半导体体接触区7 ;第八步:在器件正面淀积金属铝，在第一导电类型半导体外延层8上形成源极金属I ;在器件背面淀积金属铝，形成与第一导电类型半导体衬底9底部连接的漏极金属10 ;第九步:在多晶硅屏蔽栅11、多晶硅控制栅2和源极金属I之间淀积介质层4，在介质层4上采用光刻工艺刻蚀出源极接触孔以及多晶硅屏蔽栅11与源极金属I之间的接触孔。 本专利技术的有益效果为，极大的降低了 VDMOS的米勒电容，同时本专利技术提出的VDMOS新结构击穿电压对JFET浓度提高不敏感，当JFET剂量提高到2el2CnT2时，常规结构的击穿电压由880V降为756V，降低14%，本专利技术提出的结构击穿电压由876V降为822V，只降低6%。因此，本专利技术提出的低米勒电容的功率VDMOS新结构可以采用更高的JFET浓度，因而可以有效降低器件的导通电阻。【附图说明】图1是常规功率VDMOS的结构示意图；图2是分离栅VDMOS的结构示意图；图3是Dummy Gate VDMOS的结构不意图；图4是具有屏蔽栅的VDMOS器件的结构示意图；图5是本专利技术的一种VDMOS的结构示意图；图6是分离栅VDMOS击穿时的三维电场图；图7本专利技术的VDMOS制造工艺流程中形成外延层后结构示意图；图8本专利技术的VDMOS制造工艺流程中形成氮化硅阻挡层后结构示意图；图9本专利技术的VDMOS制造工艺流程中形成沟槽后结构示意图；图10本专利技术的VDMOS制造工艺流程中沟槽填充氧化物后结构示意图；图11本专利技术的VDMOS制造工艺流程中JFET区注入和栅氧形成后结构本文档来自技高网...

【技术保护点】
一种VDMOS器件，包括第一导电类型半导体衬底(9)和设置在第一导电类型半导体衬底(9)上表面的第一导电类型半导体外延层(8)，所述第一导电类型半导体衬底(9)的底部与漏极金属电极(10)连接；所述第一导电类型半导体外延层(8)上层两端具有第二导电类型半导体体区(6)，所述第二导电类型半导体体区(6)中具有第一导电类型半导体源区(5)和第二导电类型半导体体接触区(7)；所述第一导电类型半导体源区(5)和第二导电类型半导体体接触区(7)均与源极金属电极(1)连接；所述第一导电类型半导体外延层(8)上表面与源极金属(1)之间具有栅极结构和介质层(4)；所述栅氧化层(3)上表面具有多晶硅屏蔽栅(11)和多晶硅控制栅(2)，所述多晶硅屏蔽栅(11)与源极金属(1)连接，所述多晶硅控制栅(2)位于多晶硅屏蔽栅(11)两侧；所述栅氧化层(3)与源极金属(1)之间具有介质层(4)；其特征在于，所述第二导电类型半导体体区(6)之间具有第一导电类型半导体体区(13)，所述第一导电类型半导体体区(13)中具有沟槽(12)，所述沟槽(12)中填充有氧化物。

【技术特征摘要】

【专利技术属性】
技术研发人员：任敏，蔡果，杨珏琳，牛博，郭绪阳，曹晓峰，李泽宏，高巍，张金平，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51