本发明专利技术涉及一种三维存储器阵列，其包括多个立面延伸存储器单元串。选择装置阵列立面位于个别所述串上方且与个别所述串个别耦合。所述选择装置个别包括沟道、接近所述沟道的栅极电介质及接近所述栅极电介质的栅极材料。所述个别沟道彼此间隔。所述栅极材料包括沿立面位于所述串上方的所述间隔沟道的列延伸的多个栅极线。电介质材料横向位于所述紧邻栅极线之间。所述电介质材料及所述栅极线在相对于彼此的界面处具有纵向非线性边缘。本发明专利技术还揭示额外实施例。
【技术实现步骤摘要】
【国外来华专利技术】
本文所揭示的实施例涉及三维存储器阵列。
技术介绍
存储器提供用于电子系统的数据存储。快闪存储器为存储器的一类型，且在现代 计算机及装置中具有众多用途。例如，个人计算机可具有存储在快闪存储器芯片上的基本 输入/输出系统（BIOS)。作为另一实例，计算机及其它装置使用呈固态驱动器形式的快闪 存储器来取代常规硬盘驱动器变得日益普遍。仍作为另一实例，因为快闪存储器使得制造 商能够支持新的已标准化的通信协议且能够提供远程升级装置以获得增强的特征的能力， 因此快闪存储器在无线电子装置中很普遍。 典型快闪存储器包括存储器阵列，其包含以行及列方式布置的大量存储器单元。 可以块为单位擦除及重新编程所述快闪存储器。NAND可为快闪存储器的基本架构。NAND 单元包括串联耦合到存储器单元的串联组合（串联组合通常称为NAND串）的至少一个选 择装置。在第7, 898, 850号美国专利中描述实例NAND架构。 尽管现正考虑垂直延伸的存储器单元串，但历史上，快闪存储器单元串经布置以 水平延伸。虽然通常以增加垂直厚度为代价，但垂直存储器单元串的制造中的一目标为与 水平延伸的存储器单元串相比减少由所述存储器单元占据的衬底的水平区域。然而，垂直 定向存储器单元串可产生在水平定向的存储器单元串布局中不存在的水平封装密度考量。【附图说明】 图1为根据本专利技术的实施例的存储器阵列的图解性自上而下截面图且通过图2中 的线1-1取得。 图2为图1存储器阵列的混合结构性示意图且通过图1中的线2-2取得。 图3为图1中的区域3的放大图。 图4为图1中展示且根据本专利技术的实施例的替代实施例存储器阵列的图解性自上 而下截面图。 图5为图4中的区域5的放大图。 图6为根据本专利技术的实施例的存储器阵列的混合结构性示意图。【具体实施方式】 参考图1到3描述根据本专利技术的一些实施例的三维存储器阵列。如本文献中所使 用，"子阵列"也可视为阵列。图1为通过图2中的线1-1取得的存储器阵列10的图解性自 上而下截面图，图2则为通过图1的线2-2取得的混合结构性示意图。三维存储器阵列10 包括多个立面延伸存储器单元串。在此文献中，"立面延伸"指的是自主面远离至少45°角 的方向，在制造期间相对于所述方向处理衬底且所述方向可视为界定大体上水平方向。进 一步来说，本文中使用的"垂直"及"水平"为在三维空间中独立于衬底的定向而大体上相 对于彼此垂直的方向。在图2中，由垂直线12示意性指示个别串且由点14示意性指示存 储器单元。可与以下更详细参考的一个实例一起使用任何现存或仍待开发的存储器单元结 构。无论如何，可如图2中展示在个别串12内相对于彼此串联耦合存储器单元14,或在个 别串12内以其它方式布置存储器单元14。 选择装置16的阵列为立面位于串12上方，其中选择装置16与个别串12个别 (即，电）耦合。选择装置16可与导电接触件25(示意性展示）连接以将所述选择装置连 接到其它电路（未展示）。所述选择装置可包括（例如）所展示的晶体管。实例选择装置 16展示为个别包括沟道18、栅极电介质20及接近栅极电介质20的栅极材料22。本文所描 述的任何材料及/或结构可为均质或非均质。进一步来说，每一者可使用任何合适的现存 的或仍待开发的技术（具有或不具有等离子体）形成，作为实例的是：原子层沉积、化学气 相沉积、物理气相沉积、外延生长、扩散掺杂及离子注入。实例沟道及栅极材料包含掺杂有 适当的及不同的浓度掺杂物的半导体材料（例如，多晶硅），其中在一实施例中，沟道18上 方及下方的经掺杂半导体材料充当选择装置晶体管的源极/漏极。一实例栅极电介质为二 氧化硅及/或氮化硅。尽管可使用其它形状，但沟道18在横截面中展示为圆形。 在一些实施例中，个别沟道沿列彼此间隔，且栅极材料排列在沿所述列延伸的多 个栅极线中。沟道的一或多个列可在个别栅极线中。举例来说，图1及2展示包括栅极线 26 (展示为26a到26h)的存储器阵列10的部分，其中每一栅极线包含个别立面于个别串 12上方的沟道18的多个列（如展示的两个）24a、24b。沟道18可为在个别串12内的存储 器单元14的沟道材料的延伸。在所描绘的实施例中，个别栅极线包括由个别栅极线26a到 26h的材料22个别环绕的多列间隔的沟道18。个别晶体管选择装置16的栅极部分可视为 用于针对每一相应选择装置激活电流流动的一些功能性最小尺寸环形物28 (图2及3)。此 类环形物的外部的栅极材料22可视为沿相应栅极线26a到26h电连接邻近个别栅极环形 物的导电互连材料。环形物28可彼此有效间隔（如展示）或可重叠（未展示）。电介质材料30横向位于紧邻栅极线26之间，其中经掺杂及/或未经掺杂二氧化 硅为实例。在相对于彼此的电介质材料30及栅极线26的界面处，电介质材料30具有纵向 非线性边缘32,且栅极线26具有纵向非线性边缘34(图1及3)。换句话说，电介质材料 30及栅极线26在此界面处具有非线性的纵向边缘。在一理想实施例中且如展示，纵向边 缘32/34为曲线。借助替代实施例，边缘32及34可能包含相对于彼此纵向成角的直线片 段的组合（未展示）或包含弯曲及直线片段的组合（未展示）。 在一实施例中，紧邻栅极线之间的紧邻列中的沟道相对于彼此纵向交错，且例如 所展示，在一实施例中所述沟道以此方式等距交错。特定来说，在栅极线26b中的沟道列 24b及在栅极线26c中的沟道列24a相对于彼此紧邻。进一步来说，跨越电介质材料30的 列26b及26c中的沟道18相对于彼此纵向交错，且在图1到3的实施例中等距交错。在一 实施例中，所有紧邻列的沟道相对于彼此纵向交错。举例来说，在图1到3的实施例中，个 别栅极线26a到26h内的沟道列24a、24b如位于紧邻栅极线之间的列一样纵向交错。即使不减少电介质材料30的宽度，本专利技术的实施例仍可实现减少紧邻栅极线之 间的间隔/宽度，借此导致包括立面延伸的存储器单元串的存储器阵列中的块高度的减 少。举例来说，图1展示存储器块（其可为子块）65的块高度尺寸55,所述存储器块由尺寸 55所界定的宽范围内的存储器单元串集合界定且其与具有线性（即，纵向直线）界面的电 介质及栅极材料相比可减少。 在一实施例中，跨越电介质材料的选择装置具有等于沟道宽度加两倍栅极电介质 宽度加栅极电介质与电介质材料之间的栅极材料宽度加电介质材料宽度的间距。举例来 说，图3将此实例间距P2展示为等于沟道宽度40(例如，两倍沟道半径）加两倍栅极电介 质宽度41加在栅极电介质20与电介质材料30之间的栅极材料宽度42加电介质材料宽度 43。在所描绘的实施例中，此可发生在栅极电介质20的最外面横向边缘与电介质材料30及 栅极材料22的界面的横向最里面位置线性重合处（如由图3中的线55展示）。可使用导 致此间距的可代替构造或可使用其它间距。无论如何，在一实施例中，栅极材料宽度42不 大于环形物28的功能性最小尺寸，在一实施例中，栅极材料宽度42等于此尺寸（如展示）， 且在一实施例中，栅极材料宽度42小于此尺寸（未展示）。无论如何，电介质材料宽度43 可沿纵向方向恒定或不恒定，其中宽度43在所描绘的实施例中为恒定。 在一实施例中，举例来说，在相对于紧本文档来自技高网...
【技术保护点】
一种三维存储器阵列，其包括：多个立面延伸存储器单元串；选择装置阵列，所述选择装置立面位于个别串上方且与个别所述串个别耦合；所述选择装置个别包括沟道、接近所述沟道的栅极电介质及接近所述栅极电介质的栅极材料；所述个别沟道彼此间隔；所述栅极材料包括沿立面位于所述串上方的所述间隔沟道的列延伸的多个栅极线；及电介质材料，其横向位于所述紧邻栅极线之间，所述电介质材料及所述栅极线在相对于彼此的界面处具有纵向非线性边缘。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：迪帕克·蒂梅高达，布莱恩·克里尔曼，哈立德·哈斯纳特，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。