半导体结构及其制造方法技术

公开了一种半导体结构及其制造方法。所述方法包括：在半导体衬底上形成氧化物层；在氧化物层上形成导体层；在导体层上形成增厚层；将导体层和增厚层图案化，形成硬掩模；采用硬掩模进行离子注入，形成掺杂区。该方法采用硬掩模形成自对准的掺杂区，即使导体层的厚度较薄，在导体层上形成的增厚层也可以与导体层一起起到遮挡作用。该方法可以简化工艺、提高产品良率，并且可以兼容在一个半导体衬底上形成不同栅极结构的要求。

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造方法，更具体地，涉及。
技术介绍
随着半导体技术的发展，集成电路芯片的集成度和功能性都在提高。在一个集成电路芯片中，期望集成不同结构和电学特性的半导体器件。例如，CMOS结构包括在一个半导体衬底上形成的两种相反类型(即N型和P型)的金属氧化物半导体场效应晶体管(MOSFET)。CMOS结构可以用于形成低功耗的逻辑电路，因此得到了广泛的应用。基于CMOS结构的功率变换器控制芯片具有低功耗、集成度高、速度快的优点。在现有技术的集成电路芯片中，由于半导体工艺的限制，通常仅包括单一类型的栅结构。例如，半导体器件的栅结构或者是多晶硅栅极，或者是由硅化层和多晶硅组成的复合栅极。由于多晶硅栅极的厚度较小，通常用于0.25微米以下的工艺平台。由于复合栅极的厚度较大，通常用于0.35微米以上的工艺平台。多晶硅栅极的优点是线宽较小，而复合栅极的优点是连接电阻较小。期望在一个集成电路芯片包含多晶硅栅极和复合栅极，以兼具两种栅结构的优点。然而，在集成电路芯片中形成不同栅极结构还存在着工艺上的困难。由于多晶硅栅极的厚度较小，在离子注入时，如果以多晶硅栅极作为硬掩模，则掺杂剂可能穿透硬掩模。结果，硬掩模难以准确限定掺杂区的范围，从而导致半导体器件失效。
技术实现思路
有鉴于此，本专利技术提供一种，用于在同一个集成电路芯片中以兼容的方式集成多晶硅栅极和复合栅极。根据本专利技术的一方面，提供一种半导体结构的制造方法，包括:在半导体衬底上形成氧化物层；在氧化物层上形成导体层；在导体层上形成增厚层；将导体层和增厚层图案化，形成硬掩模；采用硬掩模进行离子注入，形成掺杂区。优选地，在形成掺杂区的步骤之后，还包括:将导体层图案化，形成栅极导体。优选地，所述增厚层由选自硅化物、氮化物和氧化物的至少一种组成。优选地，所述增厚层由氮化硅组成，并且在形成掺杂区的步骤之后，所述方法还包括去除增厚层。优选地，所述增厚层包括硅化物层，并且在形成掺杂区的步骤之后保留硅化物层，使得导体层和硅化物层一起形成复合栅。优选地，所述增厚层还包括位于硅化物层上的附加的氧化物层，并且在形成掺杂区的步骤之后保留硅化物层和附加的氧化物层。优选地，形成栅极导体的步骤包括:在半导体衬底的第一区域将导体层形成第一栅极导体；以及在半导体衬底的第二区域将导体层和硅化物层一起形成第二栅极导体。优选地，在形成第一栅极导体时采用第一掩模，以及在形成第二栅极导体时采用第二掩模，其中第一掩模和第二掩模中的至少一个与硬掩模一起形成图案。优选地，形成栅极导体的步骤包括:采用第三掩模，去除硅化物层位于第一区域中的部分，其中导体层作为停止层；采用第一掩模图案化导体层，以形成第一栅极导体，其中氧化物层作为停止层；以及采用第二掩模图案化导体层和硅化物层，以形成第二栅极导体，其中氧化物层作为停止层。优选地，形成栅极导体的步骤包括:采用第二掩模图案化硅化物层，其中导体层作为停止层；以及采用第一掩模图案化导体层，从而在第一区域将导体层形成第一栅极导体，以及在第二区域将导体层和硅化物层形成第二栅极导体，其中氧化物层作为停止层。优选地，在所述形成氧化物层的步骤之前，还包括形成浅沟槽隔离以限定不同的半导体器件的有源区。优选地，导体层为多晶娃层，娃化物层为金属娃化物层。优选地，在形成导体层的步骤和形成增厚层的步骤之间，还包括对多晶硅层的一部分区域掺杂以调节功函数。优选地，形成氧化物层的步骤包括:在半导体衬底上形成第二氧化物层；选择性去除第二氧化物层的一部分，使得半导体衬底的第二区域保留第二氧化物层，以及半导体衬底的第一区域的表面暴露；在半导体衬底的第一区域形成第一氧化物层；根据本专利技术的另一方面，提供一种半导体结构，包括:半导体衬底；位于半导体衬底上的氧化物层；位于半导体衬底的第一区域的第一半导体器件；以及位于半导体衬底的第二区域的第二半导体器件，其中，所述第一半导体器件包括氧化物层的第一部分和位于氧化物层的第一部分上的第一栅极导体，所述第二半导体器件包括氧化物层的第二部分和位于氧化物层的第二部分上的第二栅极导体，第一栅极导体包括导体层，第二栅极导体包括导体层和附加的硅化物层。优选地，导体层为多晶娃层，娃化物层为金属娃化物层。优选地，所述半导体结构还包括位于所述金属硅化物层上的抗反射层。优选地，所述第一栅极导体是掺杂的。根据本专利技术的实施例，采用硬掩模形成自对准的掺杂区。由于在形成两种栅结构的步骤中，至少一部分图案化可以采用硬掩模，从而减少了掩模数量，可以减少掩模的数量以及降低光刻对准精度要求，从而降低半导体结构的制造成本。该硬掩模包括导体层和增厚层。即使导体层的厚度较薄，在导体层上形成的增厚层也可以与导体层一起起到遮挡作用。即使在同一个集成电路芯片中集成多晶硅栅极和复合栅极，附加的增厚层也可以确保硬掩模的遮挡作用。该方法可以简化工艺、提高产品良率。【附图说明】通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中:图1a至Ih分别示出根据本专利技术的第一实施例的具有不同厚度栅氧化物的半导体结构的制造方法在不同阶段的示意性截面图；图2示出根据本专利技术的第二实施例的具有不同的栅氧化物厚度的半导体结构的示意性截面图。图3a和3b分别示出根据本专利技术的第三实施例的具有不同厚度栅氧化物的半导体结构的制造方法一部分阶段的示意性截面图；以及图4a至4c分别示出根据本专利技术的第四实施例的具有不同厚度栅氧化物的半导体结构的制造方法一部分阶段的示意性截面图。【具体实施方式】以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，包括：在半导体衬底上形成氧化物层；在氧化物层上形成导体层；在导体层上形成增厚层；将导体层和增厚层图案化，形成硬掩模；以及采用硬掩模进行离子注入，形成掺杂区。

【技术特征摘要】

【专利技术属性】
技术研发人员：彭川，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江;33