一种高速低压鉴频鉴相器电路制造技术

本发明专利技术的高速低压鉴频鉴相器电路由预充电式NSTSPC电路、复位电路、延迟单元组成，即采用前馈交叉式复位结构，同时对每一个输入信号进行上升沿检测、延时后与原输入信号与非，其结果再与相应的输出(UP或DOWN)相或后，再交叉连接到对边NSTSPC的复位端，将对边的NSTSPC强制复位。采用预充电式NSTSPC，进行预充电前馈交叉复位，在较低的工作电压和较高的鉴相频率情况下，能保证很好的抑制死区和第四态，有接近正负2π的鉴相范围和较好的线性度。

【技术实现步骤摘要】

本专利技术属于模拟射频集成电路，尤其涉及一种用于锁相环的新型高速低压鉴频鉴相电路。
技术介绍
传统的PFD采用D触发器，通过上升沿触发，如附图1所示。对输入信号参考信号REF与反馈信号DIV间的频率或相位进行比较，并将两路输入信号的频率或相位差以数字量(UP和DOWN)的形式输出。fKEF>fDIV，或fKEF= f DIV但REF的相位超前DIV时，PFD的输出UP为正脉冲，且脉冲宽度与两输入信号间的频率差或相位差有关，而DOWN —直为低电平。相反，当fDIV>fKEF，或fDIV= f KEF但DIV的相位超前REF时，PFD的输出DOWN为正脉冲，且脉冲宽度与两输入信号间的频率差或相位差有关，而输出UP —直为低电平。这样，PFD输出脉冲的形状和宽度就指示出两输入信号REF、DIV间的频率差或相位差。将UP、D0WN的输出相与后的结果反馈到两个DFF(D触发器)的复位端，进行同步复位。传统PFD存在如下缺点:1、PFD的输出信号UP和DOWN分别用于控制后续电荷泵的充、放电开关，实现将频率或相位差转换为VCO控制电压的。但环路锁定过程中，在PFD的输入信号REF和DIV之间的相位差接近零的区域，PFD输出非常窄的脉冲，由于电荷泵开关节点处存在寄生电容，会有一定的上升时间和下降时间，使得这个脉冲可能没有足够的时间到达高水平，从而无法打开电荷泵开关。环路的增益降为零，输出相位没有锁定，所以传统PFD存在鉴相死区。2、传统PFD复位信号时由输出信号UP和DOWN进行逻辑与产生的。由于与门延迟导致一个小段时间内，同时出现输出信号UP和DOWN(即第四态)，第四态的出现会增加PFD的静态功耗。3、由于MOS管栅极充放电时间，限制了电路的最高工作速度，所以传统PFD的最高工作速度受到限制。
技术实现思路
专利技术目的:针对上述现有技术，提出一种高速低压鉴频鉴相器电路，能很好的抑制死区和第四态。技术方案:一种高速低压鉴频鉴相器电路，包括第一预充电NSTSPC电路、第二预充电NSTSPC电路、第一延时电路、第二延时电路、第一复位电路、第二复位电路；参考信号REF输入第一预充电NSTSPC电路的信号输入端，反馈信号DIV输入第二预充电NSTSPC电路的信号输入端，所述第一预充电NSTSPC电路输出UP信号，所述第二预充电NSTSPC电路输出DOWN信号；其中，所述第一延时电路用于对参考信号REF进行τ O时间延迟后输入第一复位电路；所述第一复位电路用于对参考信号REF和经τ O时间延迟后的参考信号REF作与非逻辑运算后，再与第一预充电NSTSPC电路输出的UP信号作或逻辑运算后，输出第一复位信号到第二预充电NSTSPC电路的复位信号输入端；所述第二延时电路用于对反馈信号DIV进行τ O时间延迟后输入第二复位电路；所述第二复位电路用于对反馈信号DIV和经τ O时间延迟后的反馈信号DIV作与非逻辑运算后，再与第二预充电NSTSPC电路输出的DOWN信号作或逻辑运算后，输出第二复位信号到第一预充电NSTSPC电路的复位信号输入端。作为本专利技术的优选方案，所述第一预充电NSTSPC电路和第二预充电NSTSPC电路结构相同，所述预充电NSTSPC电路包括PMOS管M1、PM0S管M2、NMOS管M3、NMOS管M4、NM0S管 M5、PMOS 管 M6、NMOS 管 M7、NMOS 管 M8，所述 PMOS 管 Ml、PMOS 管 M2、PMOS 管 M6 的源极接高电平VDD ;所述PMOS管MUPMOS管M2、NM0S管M5、NM0S管M7的栅极作为CLK信号端，用于接输入信号；PM0S管Ml的漏极接NMOS管M3的栅极；PM0S管M2的漏极接NMOS管M3的漏极以及NMOS管M8的栅极；NM0S管M3的源极接NMOS管M4的漏极以及PMOS管M6的栅极；NM0S管M4的栅极作为Reset信号端，用于接复位信号；NM0S管M4的源极接NMOS管M5的漏极；NM0S管M5和NMOS管M8的源极接地；PM0S管M6的漏极接NMOS管M7的漏极；NMOS管M7的源极接NMOS管M8的漏极；PM0S管M6的漏极作为预充电NSTSPC电路的输出端。作为本专利技术的优选方案，所述第一复位电路和第二复位电路结构相同，所述复位电路包括 PMOS 管 M9、PM0S 管 M10、PM0S 管 Ml 1、PM0S 管 M12、PM0S 管 M14、NM0S 管 M13、NM0S管 M15、NMOS 管 M16、NMOS 管 M17、NMOS 管 M18 ;所述 PMOS 管 M9、PMOS 管 MlO、PMOS 管 M11、PMOS管M12、PM0S管M14的源极接高电平VDD，PM0S管M9、PM0S管MlO的漏极连接NMOS管M13的栅极，PMOS管M9、PM0S管Mll和NMOS管M16的栅极连接所述第一延时电路或第二延时电路输出信号；PM0S管M10、PM0S管M12和NMOS管M15的栅极用于接参考信号REF或反馈信号DIV ；PM0S管M11、PM0S管M12的漏极连接NMOS管M13的漏极以及NMOS管M18的栅极；NM0S管M13的源极连接NMOS管M15的漏极以及PMOS管M14的栅极；PM0S管M14的漏极接NMOS管M17的漏极；NM0S管M15的源极接NMOS管M16的漏极；NM0S管M16的源极和NMOS管M18的源极与地GND相连；NM0S管M17的源极接NMOS管M18的漏极，NMOS管M17的栅极与第一预充电NSTSPC电路或第二预充电NSTSPC电路输出信号连接；NM0S管M17的漏极作为复位电路的信号输出端。有益效果:本专利技术的高速低压鉴频鉴相器电路中，该PFD由预充电式NSTSPC电路，复位电路，延迟单元组成，即采用前馈交叉式复位结构，同时对每一个输入信号进行上升沿检测、延时后与原输入信号与非，其结果再与相应的输出(UP或DOWN)相或后，再交叉连接到对边NSTSPC的复位端，将对边的NSTSPC强制复位。采用预充电式NSTSPC，进行预充电前馈交叉复位，在较低的工作电压和较高的鉴相频率情况下，能保证很好的抑制死区和第四态，有接近正负2π的鉴相范围和较好的线性度。同时在复位信号产生电路的两级串接的与非门电路之间采用与NSTSPC结构相似的预充电结构，使复位信号产生的速度提高，以调节复位时间ARST，对于消除死区、第四态以及鉴频鉴相范围的增加有很明显的优化。【附图说明】 图1是传统PFD电路结构示意图；图2本专利技术PFD结构示意图；图3预充电式NSTSPC电路结构示意图；图4复位电路结构示意图；图5本专利技术PFD工作时序图。【具体实施方式】下面结合附图对本专利技术做更进一步的解释。如图2所示，一种高速低压鉴频鉴相器电路，包括第一预充电NSTSPC电路、第二预充电NSTSPC电路、第一延时电路、第二延时电路、第一复位电路、第二复位电路。参考信号REF输入第一预充电NSTSPC电路的信号输入端，反馈信号DIV输入第二预充电NSTSPC电路的信号输入端，第一预充电NSTSPC电路输出UP信号，第二预充电NSTSPC电路输出DOWN信号。其中，第一延时电路用于对参考信号REF进行τ O时间延迟后输本文档来自技高网...

【技术保护点】
一种高速低压鉴频鉴相器电路，其特征值于：包括第一预充电NSTSPC电路、第二预充电NSTSPC电路、第一延时电路、第二延时电路、第一复位电路、第二复位电路；参考信号REF输入第一预充电NSTSPC电路的信号输入端，反馈信号DIV输入第二预充电NSTSPC电路的信号输入端，所述第一预充电NSTSPC电路输出UP信号，所述第二预充电NSTSPC电路输出DOWN信号；其中，所述第一延时电路用于对参考信号REF进行τ0时间延迟后输入第一复位电路；所述第一复位电路用于对参考信号REF和经τ0时间延迟后的参考信号REF作与非逻辑运算后，再与第一预充电NSTSPC电路输出的UP信号作或逻辑运算后，输出第一复位信号到第二预充电NSTSPC电路的复位信号输入端；所述第二延时电路用于对反馈信号DIV进行τ0时间延迟后输入第二复位电路；所述第二复位电路用于对反馈信号DIV和经τ0时间延迟后的反馈信号DIV作与非逻辑运算后，再与第二预充电NSTSPC电路输出的DOWN信号作或逻辑运算后，输出第二复位信号到第一预充电NSTSPC电路的复位信号输入端。

【技术特征摘要】

【专利技术属性】
技术研发人员：韩婷婷，田密，徐建，王志功，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏;32