一种基于锁相环的双模自切换抗辐射加固时钟生成电路制造技术

本发明专利技术提出了一种基于锁相环的双模自切换抗辐射加固时钟生成电路，主要由两个独立的锁相环、延时单元、误差检测单元和时钟选择单元构成。所述的两个独立的锁相环为未经过抗辐射加固的电荷泵锁相环，分别提供相应的时钟输出；所述的延时单元实现对锁相环输出信号的延迟；所述的误差检测单元用来检测主路锁相环中鉴频鉴相器的两个输出信号是否正确并输出相应的指示信号；所述的时钟选择单元对两路锁相环的延时输出进行选择性输出作为最终的输出。本发明专利技术可以很大程度上消除辐射环境中单粒子效应对电路工作状态的干扰，确保锁相环作为时钟信号的稳定，提高系统的可靠性，具有实现方便、面积小、功耗低等优点。

【技术实现步骤摘要】

本专利技术涉及一种基于锁相环的时钟生成电路，尤其涉及一种双模自切换抗辐射加固时钟生成电路，可有效消除抑制单粒子瞬态(SET)效应。
技术介绍
随着集成电路特征尺寸的不断缩小，针对太空辐射环境中高能粒子撞击所引发的单粒子瞬态(SET)效应越发不容忽视。稳定高速的系统时钟是确保系统高速稳定运转的关键，单粒子瞬态(SET)效应不但能使得锁相环的输出时钟信号发生错误，错误的时钟还将引发数据传输错误甚至于整个系统瘫痪。针对单粒子效应的严重性，用带有抗辐射加固设计的锁相环提供系统时钟显得十分必要。根据对锁相环单粒子效应的分析，非加固的锁相环电路其内部存在多处敏感节点，尤其是电荷泵和压控振荡器等模拟模块，一旦受到一次单粒子扰动，便需要一段时间才能够重新恢复到稳定的状态。针对已有的锁相环抗辐射加固技术，主要分为两类：一类为针对锁相环内部多处敏感节点进行冗余或补偿等方式进行加固。由于锁相环内部敏感节点较多，只能将影响较大的节点进行加固设计，这样只是从大概率上对SET效应进行加固，将错误率降低部分；另一类为对锁相环进行系统级加固，即三模冗余加固，由于该方式将锁相环复制三份，消耗较大的功耗和面积。
技术实现思路
本专利技术所要解决的技术问题是：提供一种基于锁相环的双模自切换抗辐射加固时钟生成电路，既具备高可靠性的加固效果，同时又具备功耗低、面积小的优势。本专利技术的技术方案是：一种基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：包括主路锁相环和辅路锁相环、主路延时单元和辅路延时单元、误差检测单元和时钟选择单元；主路锁相环和辅路锁相环为未经过抗辐射加固的电荷泵锁相环，分别提供时钟信号输出；主路延时单元对主路锁相环输出的时钟信号进行延时得到主路锁相环时钟信号的延时输出；辅路延时单元对辅路锁相环输出的时钟信号进行延时得到辅路锁相环时钟信号的延时输出；所述的误差检测单元对主路锁相环中鉴频鉴相器的两个输出信号进行检测并输出指示信号，当鉴频鉴相器的两个输出信号相同时，误差检测单元输出的指示信号为第一电平信号，当鉴频鉴相器的两个输出信号不同时，误差检测单元输出的指示信号为第二电平信号；时钟选择单元对两路锁相环的延时输出进行选择作为最终的输出，主路锁相环时钟信号的延时输出和辐路锁相环时钟信号的延时输出作为时钟选择单元的两个时钟输入，误差检测单元输出的指示信号作为时钟选择单元的控制输入，当误差检测单元的指示信号为第一电平信号时，时钟选择单元选择主路锁相环的延时输出为最终的输出，当误差检测单元的指示信号为第二电平信号时，时钟选择单元选择辅路锁相环的延时输出为最终的输出。所述第一电平信号为高电平，第二电平信号为低电平。所述的主路锁相环和辅路锁相环为相同的单元，分别由鉴频鉴相器、电荷泵、滤波器、压控振荡器和分频器构成；外部参考信号和分频器的输出信号作为鉴频鉴相器的两个输入信号，鉴频鉴相器的两个输出信号电荷泵的输入信号，电荷泵的输出接滤波器的输入，滤波器的输出接压控振荡器的输入，压控振荡器的输出作为锁相环输出的时钟信号，同时作为分频器的输入，分频器的输出作为鉴频鉴相器的输入，从而构成一个回路；当锁相环稳定工作时，鉴频鉴相器的两个输出信号为具有相同脉宽的两个脉冲周期信号，并且其上升沿和下降沿完全对齐；当锁相环工作异常时，鉴频鉴相器的两个输出信号脉宽发生变化，变化量与锁相环输出信号的频率和相位的变化成正比，可直接反应锁相环工作异常情况。所述的主路延时单元和辅路延时单元为相同的单元，均采用反相器链结构；输入信号通过在反相器链中的传播，使得输出信号较输入信号有相应时间的延迟时间t，其中延迟时间t应至少大于一个外部参考信号周期的时间。所述误差检测单元由异或门、滤波电容C、第一驱动电路、NMOS管、电流源、电容和第二驱动电路组成，主路锁相环中鉴频鉴相器的两个输出信号作为异或门的输入，异或门的输出接滤波电容C的一端，并作为第一驱动电路的输入，滤波电容C的另一端接地；第一驱动电路的输出接NMOS管的栅极，NMOS管的漏极与电流源的输出端相连，NMOS管的源极接地，电容的一端与NMOS管的漏极相连，电容的另一端接地，NMOS管用来控制电流源是否对电容进行充电；电流源输入端与电源VDD相连；NMOS管的漏极与第二驱动电路的输入端相连，第二驱动电路的输出端输出所述指示信号。时钟选择单元包括第一与门、第二与门、反相器、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第三与门、第四与门以及或门；其中指示信号分别与第一与门的一个输入端和反相器的输入端相连，同时第四D触发器的QN端接第一与门的另一个输入端，第一与门的输出作为第一D触发器的D端输入；主路锁相环时钟信号的延时输出分别与第一D触发器CK端、第三D触发器CK端、第三与门的一输入端相连；第一D触发器的Q端输出与第三D触发器的D端输入相连，第三D触发器的Q端输出接与门的另一输入端；反相器的输出与第三D触发器的QN端输出作为第二与门的输入，第二与门的输出作为第二D触发器的D端输入，辐路锁相环时钟信号的延时输出分别与第二D触发器的CK端相连、第四D触发器的CK端以及第四与门的一输入端相连；第二D触发器的Q端输出与第四D触发器的D端输入相连，D触发器的Q端输出与与门的另一输入端相连；第三与门的输出和第四与门的输出作为或门的输入；或门的输出即为时钟选择单元的时钟输出信号。本专利技术与现有技术相比的优点在于：由于本专利技术采用的双模自切换结构，如果电路中作为最终输出信号的主路锁相环输出信号发生异常，系统会立即切换到辅路锁相环的输出作为最终输出，当误差检测单元提示主路锁相环工作恢复稳定状态后，系统又会切换到主路锁相环输出作为最终输出，即系统通过两路锁相环输出信号间的自切换，利用较少的资源时刻保证最终输出为正确的时钟输出，具有实现方便、面积小、功耗低等优点，本身对单粒子瞬态具有良好的免疫力，发生在结构内部任意节点的单粒子瞬态脉冲都不能使两路锁相环时钟输出同时发生扰动确保整个电路具有极高的抗单粒子瞬态能力。附图说明图1为基于锁相环的双模自切换抗辐射加固时钟生成电路结构框图；图2为锁相环示意图；图3为延时单元示意图；图4为误差检测单元示意图；图5为时钟选择单元示意图。具体实施方式如图1所示，基于锁相环的双模自切换抗辐射加固时钟生成电路，由主路锁相环1和辅路锁相环2、主路延时单元3和辅路延时单元5、误差检测单元4...

【技术保护点】
一种基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：包括主路锁相环(1)和辅路锁相环(2)、主路延时单元(3)和辅路延时单元(5)、误差检测单元(4)和时钟选择单元(6)；主路锁相环(1)和辅路锁相环(2)为未经过抗辐射加固的电荷泵锁相环，分别提供时钟信号输出；主路延时单元(3)对主路锁相环(1)输出的时钟信号(PLL‑CLK1)进行延时得到主路锁相环时钟信号的延时输出(CK1)；辅路延时单元(5)对辅路锁相环(2)输出的时钟信号(PLL‑CLK1)进行延时得到辅路锁相环时钟信号的延时输出(CK2)；所述的误差检测单元(4)对主路锁相环(1)中鉴频鉴相器的两个输出信号(UP、DN)进行检测并输出指示信号(Error)，当鉴频鉴相器的两个输出信号相同时，误差检测单元(4)输出的指示信号(Error)为第一电平信号，当鉴频鉴相器的两个输出信号不同时，误差检测单元(4)输出的指示信号(Error)为第二电平信号；时钟选择单元(6)对两路锁相环的延时输出进行选择作为最终的输出，主路锁相环时钟信号的延时输出(CK1)和辐路锁相环时钟信号的延时输出(CK2)作为时钟选择单元(6)的两个时钟输入，误差检测单元(4)输出的指示信号(Error)作为时钟选择单元(6)的控制输入，当误差检测单元(4)的指示信号为第一电平信号时，时钟选择单元(6)选择主路锁相环(1)的延时输出(CK1)为最终的输出，当误差检测单元(4)的指示信号为第二电平信号时，时钟选择单元(6)选择辅路锁相环(2)的延时输出(CK2)为最终的输出。...

【技术特征摘要】
1.一种基于锁相环的双模自切换抗辐射加固时钟生成电路，其特征在于：
包括主路锁相环(1)和辅路锁相环(2)、主路延时单元(3)和辅路延时单元
(5)、误差检测单元(4)和时钟选择单元(6)；主路锁相环(1)和辅路锁相
环(2)为未经过抗辐射加固的电荷泵锁相环，分别提供时钟信号输出；主路延
时单元(3)对主路锁相环(1)输出的时钟信号(PLL-CLK1)进行延时得到
主路锁相环时钟信号的延时输出(CK1)；辅路延时单元(5)对辅路锁相环(2)
输出的时钟信号(PLL-CLK1)进行延时得到辅路锁相环时钟信号的延时输出
(CK2)；所述的误差检测单元(4)对主路锁相环(1)中鉴频鉴相器的两个输
出信号(UP、DN)进行检测并输出指示信号(Error)，当鉴频鉴相器的两个输
出信号相同时，误差检测单元(4)输出的指示信号(Error)为第一电平信号，
当鉴频鉴相器的两个输出信号不同时，误差检测单元(4)输出的指示信号
(Error)为第二电平信号；时钟选择单元(6)对两路锁相环的延时输出进行
选择作为最终的输出，主路锁相环时钟信号的延时输出(CK1)和辐路锁相环
时钟信号的延时输出(CK2)作为时钟选择单元(6)的两个时钟输入，误差检
测单元(4)输出的指示信号(Error)作为时钟选择单元(6)的控制输入，当
误差检测单元(4)的指示信号为第一电平信号时，时钟选择单元(6)选择主
路锁相环(1)的延时输出(CK1)为最终的输出，当误差检测单元(4)的指示
信号为第二电平信号时，时钟选择单元(6)选择辅路锁相环(2)的延时输出
(CK2)为最终的输出。
2.根据权利要求1所述的基于锁相环的双模自切换抗辐射加固时钟生成电
路，其特征在于：所述第一电平信号为高电平，第二电平信号为低电平。
3.根据权利要求1所述的基于锁相环的双模自切换抗辐射加固时钟生成电
路，其特征在于：所述的主路锁相环(1)和辅路锁相环(2)为相同的单元，
分别由鉴频鉴相器(211)、电荷泵(212)、滤波器(213)、压控振荡器(214)
和分频器(215)构成；外部参考信号(FREF)和分频器的输出信号作为鉴频

\t鉴相器(211)的两个输入信号，鉴频鉴相器(211)的两个输出信号(UP)和
(DN)为电荷泵(212)的输入信号，电荷泵(212)的输出接滤波器(213)
的输入，滤波器(213)的输出接压控振荡器(214)的输入，压控振荡器(214)
的输出作为锁相环输出的时钟信号(PLL-CLK)，同时作为分频器(215)的输
入，分频器(215)的输出作为鉴频鉴相器(211)的输入，从而构成一个回路；
当锁相环稳定工作时，鉴频鉴相器(211)的两个输出信号(UP、DN)为具有
相同脉宽的两个脉冲周期信号，并且其上升沿和下降沿完全对齐；当锁相环工
作异常时，鉴频鉴相器(211)的两个输出信号(UP、DN)脉宽发生变化，变
化量与锁相环输出信号的频率和相位的变化成正比，可直接反应锁相环工作异
常情况。
4.根据权利要求1所述的基于锁相环的双模自切换抗辐射加固时钟生成电
路，其特征在于：所述的主路延时...

【专利技术属性】
技术研发人员：赵元富，岳素格，王亮，韩兵，孙永姝，周孟龙，李东强，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京;11