时钟和数据恢复的系统和方法技术方案

本申请公开了时钟和数据恢复的装置和方法。在输入信号的边缘之间复位电路计数时钟周期并当时钟周期计数在范围之外时复位执行采集和跟踪数据流的信号处理电路。信号处理电路还被配置根据经校正的数据速率以执行采集和跟踪，其可以通过相位误差校正控制环路和/或两个数据速率之间抖动并通过数据速率调整来生成。

【技术实现步骤摘要】

本专利技术一般涉及电子设备，并且特别涉及时钟和数据恢复。
技术介绍
电子系统如收发器使用时钟和数据恢复模块以获取和跟踪输入信号。时钟和数据恢复或符号定时恢复模块常常使用工作在比目标数据速率高得多的时钟频率的过采样数字锁相环(DPLL)。时钟和数据恢复系统可被设计为获取来自各种方案如频移键控(FSK)调制的数据流的解调数据。该系统还可以被设计为测量相位误差并调整内部时钟来实现与解调数据相位锁定并且跟踪数据以及数字控制振荡器(NCO)相应地产生恢复时钟。该系统可准同步地工作并且被设计以标准化数据方案的标称频率来工作并且可能需要不断调整标称的标准化频率带来的偏差。
技术实现思路
一个实施方案包括一种装置，其中该装置包括被配置为在第一模式获取相位锁到输入信号并在第二模式跟踪该输入信号的信号处理电路和被配置为在产生计数的输入信号边缘之间对第一时钟信号周期进行计数并且当该计数在范围之外且信号处理电路是在第一模式时复位信号处理电路的复位电路。一个实施方案包括多个信号处理装置系统，其中至少一个包括被配置为在第一模式获取相位锁到输入信号并在第二模式跟踪该输入信号的信号处理电路；和被配置为在产生计数的输入信号边缘之间对第一时钟信号周期进行计数并且当该计数在范围之外且信号处理电路是在第一模式时复位信号处理电路的复位电路。一个实施方案包括信号处理方法，其包括在第一模式获取相位锁到输入信号并在第二模式跟踪该输入信号、在产生计数的输入信号边缘之间对第一时钟信号周期进行计数以及当在第一模式该计数在范围之外时复位信号处理。【附图说明】本申请提供的这些附图和相关描述意在说明本专利技术的实施方案并非具有限制性意图。图1示出示例时钟和数据恢复系统的示意框图。图2示出根据一个实施方案的零相位复位信号路径的示意框图。图3示出一个零相位复位实施方案的示意框图。图4示出根据一个实施方案的零相位复位的时序图。图5示出示例数据速率校正系统的示意框图。图6示出另一示例数据速率校正系统的示意框图。图7A示出输入数据速率比可编程数据速率低的时序图。图7B示出输入数据速率比可编程数据速率高的时序图。图8A示出输入数据速率比可编程数据速率低的数据速率校正时序图。图SB示出输入数据速率比可编程数据速率高的数据速率校正时序图。图9示出示例分数数据速率支持系统的示意框图。【具体实施方式】下文将参照附图对新颖的系统、设备和方法的各方面进行更充分地描述。但本专利技术可以体现为许多不同的形式并且不应被解释为限于贯穿本专利技术中提出任何特定结构或功能。而是这些方面被提供以使本专利技术是彻底和完整的并且将充分地传达本专利技术的范围至熟知本领域的技术人员。根据本文的教导本领域技术人员应当理解本专利技术的范围旨在涵盖本专利技术的新颖的系统、装置和方法的任何方面，无论其是独立实现还是结合任何其它方面。例如，装置可以被实现或方法可以使用任何数目的本文所阐述的方面的情况下实施。此外，该范围旨在涵盖使用其它结构、功能或者结构和功能除了或不同于本文所阐述的各种方面实施的装置或方法。但是应当理解本专利技术的任何方面可以由权利要求的一个或多个要素来体现。虽然在本文中具体方面被描述，许多变化和这些方面置换在本专利技术的范围之内。虽然优选方面的一些益处和优点被提及，本专利技术的范围并非旨在被限定于特定的益处、用途或目标。相反本专利技术的方面意在广泛地适用于不同的有线和无线技术、系统配置、网络包括光纤网络、硬盘和传输协议，其中的一些是通过在附图中和以下优选方面的描述中以举例方式示出的。详细描述和附图仅仅是说明性的公开内容而不是限制性的，本专利技术的范围由所附权利要求书及其等同物限定。参照图1，示例时钟和数据恢复系统将在下面描述。示出的系统100包括边缘检测器102、零相位复位电路104、相位检测器106、相位状态机108、锁相环(phase lockedloop，简称PLL)过滤器110、数据速率校正和分数速率支持模块112以及时钟和数据恢复(clock and data recovery，简称 CDR)数字控制振荡器(numerically controlledoscillator，简称NCO) 114。系统100可在以获取和跟踪由不同调制方案调制的数据流的网络设备系统中实现。示例调制方案包括2-FSK或二进制FSK、3-FSK或三元FSK和4-FSK，其取决于离散频率表示数字电平的数目。系统100还可以具有内部或本地时钟被用来运行系统100的每个模块。本地时钟信号可以具有比目标数据速率更高的速率。例如，本地时钟速率可以比目标数据速率高32倍。然而，本地时钟信号可以具有非常广泛的范围变化的速率并且其他适用的速率可以被使用并由本领域的普通技术人员可以容易地确定。系统100被配置为接收数据信号并实现技术来改善数据信号中噪声的影响。到系统100的输入信号被提供给解调器(未示出)，其提供解调信号demod_output作为输出。解调器类型将根据系统100而变化。边缘检测器102检测解调器输出信号的边缘。边缘检测器102可以通过例如异或(XOR)门和一个或更多的延迟被实现。边缘检测器102后产生的边缘信号作为输出。在一个示例中，当边缘检测器102检测解调信号的边缘时，边缘检测器102可以产生脉冲将在后面结合图4来描述。边缘检测器102的边缘检测功能可以被选择性地启用或禁用并且边缘检测器102可以被配置以检测或正边缘或负边缘或解调信号的两个边缘。例如，边缘检测器102可接收控制信号，其仅当负边缘被检测时触发信号处理随后的边缘检测器102来禁用检测器102的正边缘检测。来自边缘检测器102的边缘信号被作为输入提供给相位检测器106和零相位复位电路104。边缘检测器102生成边缘信号作为以上所描述的系统100接收数据，这些数据可以伴随噪声。例如，当输入到系统100断开或不被输出信号驱动，当它最终出现时所得到的噪声可以干扰输入信号的采集。输入数据流到系统100可以在前面和后面具有零均值的高斯分布的随机噪声。数据序列可以包括持续时间单位间隔的符号流。该数据序列可以优先于基于数据的调制方式变化的特定前导序列。例如，解调数据序列+1、-1、+1、-1、...相对于零均值(这将被翻译成101010的2-FSK前导序列...)应具有过零点在大约本地时钟信号的每32个计数，例如当本地时钟信号被设定为数据速率的约32倍。前导码被检测到获得相位锁到输入信号。另一方面，先于解调数据序列的噪声可以具有更频繁的过零点相对于数据流，并且反过来当系统100接收噪声而不是数据时，来自边缘检测器102的边缘信号可以产生更频繁的过零点单元脉冲信号。零相位复位电路104生成复位所示系统100的各种模块的复位信号，当所示系统100获取输入信号时包括相位检测器106、相位状态机108、PLL滤波器110以及⑶R NCO114。输入信号被获取和被跟踪之后，零相位复位电路104并不需要进行工作。在所示实施方案中，零相位复位电路104包括从边缘检测器102、本地时钟信号和偏移值等等接收边缘信号。如上所述，由于噪声零相位复位电路104利用了频繁的过零点复位CDR NCO 114，其可协助获取输入信号。零相位复位电路104包括内部计数器来计数边缘信号的脉冲之间的本地时钟周期并部分基于偏移值本文档来自技高网...

【技术保护点】
一种装置包括：信号处理电路被配置为在第一模式中获取相位锁到输入信号和在第二模式中跟踪所述输入信号；和复位电路被配置成：在所述输入信号边缘之间计数第一时钟信号周期以产生计数；和复位所述信号处理电路当所述计数在范围之外时并且所述信号处理电路是在第一模式中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M·K·卡恩，P·E·昆兰，K·J·默尔瓦那，
申请(专利权)人：亚德诺半导体集团，
类型：发明
国别省市：百慕大群岛;BM