一种能降低环路非线性的鉴频鉴相器制造技术

本发明专利技术属于锁相频率合成技术领域，具体涉及一种能降低环路非线性的鉴频鉴相器。该鉴频鉴相器电路包含：由两个上升沿D触发器、两个二选一选择器和两个延时逻辑单元构成的降低非线性模式的电路；由一个与门、一个延时单元和一个二选一选择器构成的导通时间可选择的模式电路；由一个二选一选择器实现模式间的切换，并且同上述两种模式电路一起构成的重置回路；由两个上升沿D触发器和重置回路构成的鉴频鉴相器的核心电路；由反相器构成的两个单端转双端电路；由两个上升沿触发的D触发器、两个延时单元和一个与门构的成锁定检测电路。本发明专利技术可以有效降低电荷泵中上下电流不匹配的非线性，用于降低鉴频鉴相器和电荷泵对整个频率综合器在带内的噪声贡献。

【技术实现步骤摘要】

本专利技术属于锁相频率合成
，具体涉及一种能降低环路非线性的鉴频鉴相器，尤其涉及一种应用于分数分频频率综合器的鉴频鉴相器。
技术介绍
频率综合器可以产生一个或多个频率信号，为数字系统和射频接受发送器提供时钟信号或者本振信号。接收机的本振输出包含相位噪声，则通过互易混频使得很强的临近干扰信号也同时被变换到有用信道中，造成信号频谱的阻塞，降低了信道中的信噪比。即使中频滤波器能够滤除强干扰中频信号，强干扰中频信号的噪声边带仍然淹没了有用信号， 使接收机无法接收到弱小信号。如果整个环路中各个模块的非线性表现得比较明显，带外的量化高频噪声将会被折叠到低频的带内，增加了带内的相位噪声和毛刺成分。为了控制量化噪声的分布，通常采用低阶的△ Σ调制器，同时优化各个模块的线性特性。由于在环路锁定的时候，电路主要工作在相位差为零的附近区域，而这一区域的非线性恰恰是最严重的。环路中的非线性问题，主要来自于鉴频鉴相器和电荷泵的I/o传输特性，其中包括鉴频鉴相器中的死区、电荷泵的漏电流、电荷泵上下电流源的不匹配以及电荷泵的开关瞬间不匹配等。目前人们针对这个问题进行了广泛的研究。有文献通过在电荷泵中添加了一个直流偏移电流源，使得鉴频鉴相器和电荷泵的传输特性曲线整体下移。这样就减小了在过零点的非线性，但是引入的电流源也会注入额外的噪声到环路滤波器中，甚至可能改变环路的传输特性。也有文献通过运用复制支路和可控的偏置电流源来补偿电荷泵上下电流的不匹配，来达到减小非线性的目的。但是该种方法使得电荷泵的设计变得很复杂。
技术实现思路
本专利技术的目的在于提供一种能够降低环路非线性的鉴频鉴相器电路。本专利技术提供的鉴频鉴相器电路，通过对电荷泵上下导通电流的控制，使得只有一路电流随着相位差的变化而变化，从而降低电荷泵上下电流不匹配对环路非线性的贡献。 具体说来，该鉴频鉴相器100，包括鉴频鉴相器逻辑电路200，用于检测两路输入信号的相位差，并根据这个相位差产生相应的信号脉冲去控制 电荷泵110的电流导通开关。锁定检测电路300，用于检测频率综合器环路的锁定情况。其中，所述鉴频鉴相器逻辑电路200，包括第一上升沿D触发器210、第二上升沿 D触发器220，第一单端转双端电路250、第二单端转双端电路260，一个重置电路230。所述锁定检测电路300，包括第一延时逻辑单元301、第二延时逻辑单元302，第三上升沿D触发器303、第四上升沿D触发器304，第一与门逻辑电路305 ;所述第一、第二两个延时逻辑单元的延迟时间为2. 5ns。所述第一单端转双端电路250由第一 第五5个反相器25广255组成，第二单端转双端电路260由第六 第十5个反相器261 265组成。所述重置电路230，包括第一 第四4个二选一选择器233 236，第三 第五3个延时逻辑单元237 239，第五、第六2个上升沿D触发器231、232，第二与门逻辑电路241。 第三 第五3个延时逻辑单元237 239的延迟时间为2. 5ns。所述第一上升沿D触发器210的时钟输入端接系统输入信号201，数据输入端始终接高电位，复位输入端接重置电路230的输出信号205，输出信号211接第一单端转双端电路250的输入端以及重置电路230的输入端；第二上升沿D触发器220的时钟输 入端接系统输入信号202，数据输入端始终接高电位，复位输入端接重置电路230的输出信号205， 输出信号212接第二单端转双端电路260的输入端以及重置电路230的输入端；第一单端转双端电路250的输入端接第一上升沿D触发器210的输出信号211，两个输出信号为206 和207 ;第二单端转双端电路260的输入端接第二上升沿D触发器的输出信号212，两个输出信号为208和209 ;重置电路230的四个数据输入端分别接上第一升沿D触发器210的输出信号211、第二上升沿D触发器220的输出信号212、输入信号201和输入信号202,两个控制输入端分别接控制信号203和控制信号204，输出端接第一上升沿D触发器210和第二上升沿D触发器220的复位端。所述第一延时逻辑单元301的输入端接系统输入信号202，输出端接上第四升沿 D触发器304的时钟输入端；第二延时逻辑单元302的输入端接输入信号201，输出端接第三上升沿D触发器303的时钟输入信号；第四上升沿D触发器304的数据输入端接系统输入信号201,时钟输入端接第一延时逻辑单兀301的输出信号,输出端接第一与门逻辑电路 305的输入端；第三上升沿D触发器303的数据输入端接输入信号202，时钟输入端接第二延时逻辑单元302的输出信号，输出端接第一与门逻辑电路305的输入端；第一与门逻辑电路305的两个输入端分别接上第三升沿D触发器303和第四升沿D触发器304的输出端， 输出信号为306。所述第一反相器251的输入端接输入信号211,输出端接第二反相器252的输入端同时接第四反相器254的输出端；第二反相器252的输入端接第一反相器251的输出端同时接第四反相器254的输出端,输出端接第三反相器253的输入端同时接输入信号211 ;第三反相器253的输入端接第二反相器252的输出端同时接输入信号211,输出信号为206 ； 第四反相器254的输入端接输入信号211同时接第二反相器252的输出端,输出端接第五反相器255的输入端同时接第一反相器251的输出端；第五反相器255的输入端接第四反相器254的输出端同时接第一反相器251的输出端，输出信号为207 ;第六反相器261的输入端接输入信号212,输出端接第七反相器262的输入端同时接第九反相器264的输出端； 第七反相器262的输入端接第六反相器261的输出端同时接第九反相器264的输出端，输出端接第八反相器263的输入端同时接输入信号212 ;第八反相器263的输入端接第七反相器262的输出端同时接输入信号212,输出信号为208 ;第九反相器264的输入端接输入信号212同时接第七反相器262的输出端，输出端接第十反相器265的输入端同时接第六反相器26 1的输出端；第十反相器265的输入端接第九反相器264的输出端同时接第六反相器261的输出端,输出信号为209。所述第一二选一选择器233的输入端口 A接第二与门逻辑241的输出端,输入端口 B接第三延时逻辑单元237的输出端，选择控制端接输入信号203，输出端接第二二选一选择器234的输入端口 A ;第二二选一选择器234的输入端口 A接第一二选一选择器233的输出端，输入端口 B接第三二选一选择器235的输出端，选择控制端接输入信号243,输出信号为206 ;第三二选一选择器235的输入端口 A接上第五升沿D触发器231的输出端,输入端口 B接第六上升沿D触发器232的输出端，选择控制端接输入信号242，输出端接第二二选一选择器234的输入端口 B ;第四二选一选择器236的输入端口 A接上第五升沿D触发器231的输出端，输入接口 B接第六上升沿D触发器232的输出端，选择控制端接输入信号 242，输出端接第一上升沿D触发器231和第二上升沿D触发器232的复位端；第三延时逻辑单兀237的输入端接第二与门逻辑241的输出端,输出端接第一二选一选本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种降低环路非线性的鉴频鉴相器，其特征在于，包括 鉴频鉴相器逻辑电路(200)，用于检测两路输入信号的相位差，井根据这个相位差产生相应的信号脉冲去控制电荷泵(110)的电流导通开关； 锁定检测电路(300 )，用于检测频率综合器环路的锁定情况； 其中，所述鉴频鉴相器逻辑电路(200)，包括第一上升沿D触发器(210)、第二上升沿D触发器(220)，第一单端转双端电路(250)、第二单端转双端电路(260)，ー个重置电路(230)； 所述锁定检测电路(300)，包括第一延时逻辑単元(301)、第二延时逻辑单元(302)，第三上升沿D触发器(303)、第四上升沿D触发器(304)，第一与门逻辑电路(305);所述第一、第二两个延时逻辑単元的延迟时间为2. 5ns ； 所述第一单端转双端电路(250)由第一 第五5个反相器(251^255)组成,第二单端转双端电路(260)由第六 第十5个反相器(26f265)组成； 所述重置电路(230 )，包括第一 第四4个ニ选一选择器(233 236 )，第三 第五3个延时逻辑单元(237 239)，第五、第六2个上升沿D触发器(231、232)，第二与门逻辑电路(241);第三 第五3个延时逻辑单元(237 239)的延迟时间为2. 5ns。2.根据权利要求I所述的降低环路非线性的鉴频鉴相器，其特征在于 所述第一上升沿D触发器(210)的时钟输入端接系统输入信号201，数据输入端始終接高电位，复位输入端接重置电路(230)的输出信号205,第一上升沿D触发器(210)的输出信号211接第一单端转双端电路(250)的输入端以及重置电路(230)的输入端；第二上升沿D触发器(220)的时钟输入端接系统输入信号202，数据输入端始终接高电位，复位输入端接重置电路(230)的输出信号205，第二上升沿D触发器(220)的输出信号212接第二单端转双端电路(260)的输入端以及重置电路(230)的输入端；第一单端转双端电路(250)的输入端接第一上升沿D触发器(210)的输出信号211,两个输出信号记为输出信号206和输出信号207 ;第二单端转双端电路(260)的输入端接第二上升沿D触发器(220)的输出信号212,两个输出信号记为输出信号208和输出信号209 ;重置电路(230)的四个数据输入端分别接上第一升沿D触发器(210)的输出信号211、第二上升沿D触发器(220)的输出信号212、系统输入信号201和系统输入信号202,两个控制输入端分别接控制信号203和控制信号204，输出端接第一上升沿D触发器(210)和第二上升沿D触发器(220)的复位端。3. 根据权利要求I所述的锁定检测电路，其特征在于 所述第一延时逻辑単元(301)的输入端接系统输入信号202，输出端接上第四升沿D触发器(304)的时钟输入端；第二延时逻辑单兀(302)的输入端接系统输入信号201,输出端接第三上升沿D触发器(303)的时钟输入信号；第四上升沿D触发器(304)的数据输入端接系统输入信号201,时钟输入端接第一延时逻辑单兀(301)的输出信号，输出端接第一与门逻辑电路(305)的输入端；第三上升沿D触发器(303)的数据输入端接系统输入信号202，时钟输入端接第二延时逻辑单元(302)的输出信号，输出端接第一与门逻辑电路(305)的输入端；第一与门逻辑电路(305)的两个输入端分别接上第三升沿D触发器(303)和第四升沿D触发器(304)的输出端,输出信号记为输出信号306。4.根据权利要求I所述的单端转双端电路，其特征在于所述第一反相器(251)的输入端接输入信号211,输出端接第二反相器(252)的输入端同时接第四反相器(254)的输出端；第二反相器(252)的输入端接第一反相器(251)的输出端同时接第四反相器(254)的输出端，输出端接第三反相器(253)的输入端同时接输入信号211 ;第三反相器(253)的输入端接第二反相器(252)的输出端同时接输入信号211,其输出信号记为输出信号206 ;第四反相器(254)的输入端接输入信号211同时接第二反相器(252)的输出端,输出端接第五反相器(255)的输入端同时接第一反相器(251)的输出端；第五反相器(255)的输入端接第四反相器(254)的输出端同时接第一反相器(251)的输出端，其输出信号记为输出信号207 ;第六反相器(261)的输入端接输入信号2...

【专利技术属性】
技术研发人员：唐长文，万熊熊，
申请(专利权)人：复旦大学，
类型：发明
国别省市：