本发明专利技术涉及一种用作锁相环中的部件之一的鉴频鉴相器（ＰＦＤ）（１００）。本发明专利技术的ＰＦＤ具有零死区，具有带有最少数量的晶体管的简单结构，并且需要较小的面积。本发明专利技术的ＰＦＤ不使用传统ＰＦＤ中的任何变换器或延迟门。相反，本发明专利技术的ＰＦＤ使用节省功耗的反馈晶体管，并且由此，本发明专利技术的ＰＦＤ适用于低功率应用。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种用于锁相环的鉴频鉴相器，特别地，本专利技术涉及一种带有零死区的鉴频鉴相器，其使用最少数量的晶体管并由此适于低功率应用。
技术介绍
锁相环(PLL)广泛用于电子和计算机领域，目的是保持输入信号和参考信号之间的固定相位关系。一般而言，锁相环被配置为接收输入的数据信号，并且分析该数据信号以产生输出时钟信号，所述输出时钟信号与输入的数据信号同步。锁相环通常包括4个主要部件鉴频鉴相器、电荷泵、环路滤波器、振荡器(VCO)和分频器。如图1所示，鉴频鉴相器12接收参考时钟信号CK&和反馈时钟信号CKfbk,并且检测二者之间的相位差和频率差，以便根据反馈信号在频率或相位上是落后还是领先于参考信号而输出UP和DN信号。电荷泵14接收相位差信号UP和DN，并且将相位差信号UP和DN转换为控制振荡频率的电流I。p。该电流由鉴频鉴相器12输出的信号决定。如果电荷泵14收到来自鉴频鉴相器12的UP信号，表明参考时钟信号CKref领先于反馈时钟信号CKfbk并且电流I。p增大。 如果电荷泵14收到来自鉴频鉴相器12的DOWN信号，表明参考信号CKref落后于反馈信号 CKfbk并且电流I。p减小。如果未收到UP或DOWN信号，表明时钟信号是校准的，电荷泵14不调节电流I。p。电流接着流向环路滤波器16并且输出电压。所述滤波器还滤除带外的干扰信号。 所述电压接着转到振荡器(VCO) 18，以控制输出时钟信号的频率。VCO输出信号可以经由反馈环路20发送回鉴频鉴相器12。当参考时钟信号CK&领先于反馈时钟信号CKfbk时，电荷泵14将电流I。p增大以在环路滤波器16的输出端产生较大的电压Vlf，该电压进而使得VCO 18增大输出频率F。ut。 相反，当参考时钟信号CKref落后于反馈时钟信号CKfbk时，电荷泵14将电流I。p减小以在环路滤波器16的输出端产生较小的电压Vlf，该电压进而使得VCO 18减小输出频率F。ut。当参考时钟信号CK&与反馈时钟信号CKfbk校准时，不对电压Vlf进行调节并且输出频率F。ut 保持恒定。此时，PLL处于“锁定”状态。然而，锁相环可以在小相位差上承受过度的相位抖动。抖动由低增益区(称为“死区”)引起。死区是接近零相位误差的区域，其中输入信号和参考信号的边沿非常接近，以致UP和DOWN输入没有充分的机会进行彻底切换并由此驱动电荷泵。因此，对于小相位误差的响应小于其应有的值，即响应“被削弱”。过去，通过将延迟装置插入复位路径而解决该问题。然而，延迟装置的缺点是在合成器环路中增大的噪声。图2示出了鉴频鉴相器(PFD)的基本电路结构。该传统的PFD具有高功耗，并且需要用于大量晶体管的大面积。在很多应用中，将PLL的所有元器件集成在半导体芯片上是理想的和有利的。因此，需要一种具有小面积的PFD。为了降低功耗，已经将TSPC D-FF用于设计PFD。TSPC PFD拓扑结构中的一种是 ncPFD，如图3所示。然而，图3的ncPFD的操作可能具有死区。尽管将延迟器O个变换器)在和Fv。。处插入，以尝试消除死区，然而延迟器或变换器的插入增加了整体功耗和面积。在 IEEE symposium on VLSI Circuit Digest of Technical Paper 1994, pp. 129-130 (IEEE关于VLSI电路的会议的技术文章文摘，1994年，第1四_130页)中， H. Notani等人公开了一种使用预先充电的CMOS逻辑以用于高频工作的PFD。作者宣称该 PFD具有最小40皮秒的可检测相位差，并且省去了传统电路三分之一的晶体管。从文章附图可知，该电路需要至少14个晶体管。另外，该电路使用了增加功耗的变换器以减少死区。
技术实现思路
因此，需要一种解决上述问题(包括死区和功耗的问题)的鉴频鉴相器(PFD)。本专利技术的目的是提供一种PFD，其具有零死区，从而能够检测到输入频率中的任意相位差。本专利技术的另一目的是提供一种PFD，其最少仅需要12个晶体管并由此节省功耗。本专利技术进一步的目的是提供一种PFD，其具有简单的拓扑结构并且需要较小的面积。本专利技术另外的目的是提供一种PFD，其使用反馈晶体管而不是传统技术中常见的变换器和延迟门。锁相环(PLL)是很多应用(例如通信系统、无线系统和传感器接收器)中的主要部件。这些应用首选低功耗的部件，以具有长寿命的电池。本专利技术涉及一种PFD，用作PLL 的部件之一，并且该PFD仅消耗很低的功率。本专利技术的PFD包括(a)第一信号接收装置110，包括第一输入端112和第二输入端114，所述第一输入端112用于接收第一输入信号，而所述第二输入端114用于接收第二输入信号；(b)第二信号接收装置150，与所述第一输入端112交叉耦合以接收所述第一输入信号，并且与所述第二输入端114交叉耦合以接收所述第二输入信号；(c)连接的第一节点136，用于根据所述输入端112、114接收的信号而充电或放电；(d)连接的第二节点166，用于根据所述输入端112、114接收的信号而充电或放电；(e)第一控制逻辑电路140，用于接收所述第一节点136输出的控制信号并且向输出端146输出第一信号；以及(f)第二控制逻辑电路170，用于接收所述第二节点166输出的控制信号并且向输出端134输出第二信号；(g)第一反馈装置130，包括第一反馈晶体管132，用于从所述第二控制逻辑电路 170的所述输出端134接收信号；(h)第二反馈装置160，包括第二反馈晶体管162，用于从所述第一控制逻辑电路140的所述输出端146接收信号。一种方法，用于产生第一输出信号和第二输出信号，所述第一输出信号和第二输出信号对应于第一输入信号和第二输入信号之间的相位差或频率差，所述方法包括步骤(a)接收至少两个输入信号，第一输入信号和第二输入信号；(b)检测所述第一输入信号的边沿，以便响应于所述第一输入信号产生第一输出信号；以及(c)检测所述第二输入信号的边沿，以便响应于所述第二输入信号产生第二输出信号，其中所述第一输出信号和所述第二输出信号之间的脉冲宽度差别表示所述第一输入信号和所述第二输入信号的差别。根据本专利技术，所述第二输出信号的下降沿对应所述第一输入信号的下降沿，而所述第一输出信号的下降沿对应所述第二输入信号的下降沿。在此使用的第一输入信号是指外部参考信号F&，而第二输入信号是指锁相环的振荡器产生的内部反馈信号Fv。。。在此使用的第一输出信号是指UP信号，而第二输出信号是指DOWN信号。附图说明为了更好的理解，现在参照附图对本专利技术进行描述，其中图1是示出了传统锁相环的框图。图2是现有技术A的鉴频鉴相器的示意图。图3是现有技术B的鉴频鉴相器的示意图。图4是本专利技术的鉴频鉴相器的示意图。图5是本专利技术的鉴频鉴相器的输出信号的时序图。具体实施例方式现在参照附图对本专利技术进行更加详细的描述，图中示出了本专利技术的优选实施例。 然而，本专利技术可以以很多不同的形式实施，而不应当解释为限定于在此列出的实施例；相反，提供这些实施例是为了公开的彻底和完整，并且最大限度地向本领域技术人员传达本专利技术的范围。图4是示出了本专利技术的鉴频鉴相器(PFD)的示意图。该鉴频鉴相器由附图标记100 表示本文档来自技高网...
【技术保护点】
１．一种鉴频鉴相器（１００），包括：（ａ）第一信号接收装置（１１０），包括第一输入端（１１２）和第二输入端（１１４），所述第一输入端（１１２）用于接收第一输入信号，而所述第二输入端（１１４）用于接收第二输入信号；（ｂ）第二信号接收装置（１５０），与所述第一输入端（１１２）交叉耦合以接收所述第一输入信号，并且与所述第二输入端（１１４）交叉耦合以接收所述第二输入信号；（ｃ）连接的第一节点（１３６），用于根据所述输入端（１１２、１１４）接收的信号而充电或放电；（ｄ）连接的第二节点（１６６），用于根据所述输入端（１１２、１１４）接收的信号而充电或放电；（ｅ）第一控制逻辑电路（１４０），用于接收所述第一节点（１３６）输出的控制信号并且向输出端（１４６）输出第一信号；以及（ｆ）第二控制逻辑电路（１７０），用于接收所述第二节点（１６６）输出的控制信号并且向输出端（１３４）输出第二信号；（ｇ）第一反馈装置（１３０），包括第一反馈晶体管（１３２），用于从所述第二控制逻辑电路（１７０）的所述输出端（１３４）接收信号；（ｈ）第二反馈装置（１６０），包括第二反馈晶体管（１６２），用于从所述第一控制逻辑电路（１４０）的所述输出端（１４６）接收信号。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：马哈茂德·阿妈姆·伊斯梅尔·内斯雷恩，
申请(专利权)人：马来西亚微电子系统有限公司，
类型：发明
国别省市：MY
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。