本发明专利技术提供一种可有效率地被控制的半导体存储装置。存储装置(1)包含：第一及第二存储单元阵列(CA0、CA1)；以及控制电路，其可输出第一信息与第二信息，该第一信息表示能否受理指示对第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对第二存储单元阵列的访问的命令。
【技术实现步骤摘要】
【专利说明】半导体存储装置本申请案享有以日本专利申请案2014-51876号(申请日:2014年3月14日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
半导体存储装置有时具有多个板，该板包含存储单元阵列、解码器、读出电路等的组。如果适当地控制多个板，那么可能会能够高效率地使用存储装置。
技术实现思路
本专利技术提供一种可有效率地被控制的半导体存储装置。一实施方式的半导体存储装置的特征在于包括:第一及第二存储单元阵列；及控制电路，可输出第一信息与第二信息，该第一信息表示能否受理指示对所述第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对所述第二存储单元阵列的访问的命令。【附图说明】图1表示第一实施方式的存储装置的功能块。图2表示包含第一实施方式的存储装置的系统。图3是第一实施方式的存储单元阵列的一部分的电路图。图4表不第一实施方式的存储装置的一部分功能块。图5表示第一实施方式的存储装置的动作的例子。图6表示第一实施方式的存储装置的动作的第二例。图7表示第一实施方式的存储装置的动作的第三例。图8表不第一实施方式的存储系统的另一例。图9表示第一实施方式的存储系统的动作的例子。图10表示存储系统的动作的参考用例子。图11表示第一实施方式的存储装置的动作的第四例。图12表示第二实施方式的存储装置的一部分功能块。图13表示第二实施方式的存储装置的动作的例子。图14表示第二实施方式的存储装置的一部分功能块的另一例。图15表示第二实施方式的存储装置的动作的另一例。图16表示第三实施方式的用于状态读取的信号的流程。图17表示第三实施方式的状态数据的比特分配的例子。图18表示第三实施方式的状态数据的比特分配的第二例。图19表示第三实施方式的状态数据的比特分配的第三例。【具体实施方式】包含多个板的存储装置还包含对于多个板共用的周边电路。包含多个板及周边电路的存储装置形成为例如一个芯片，另外，可从控制存储装置的存储控制器被指定从一个板的读取即单板读取以及从多个板的读取即多读取，并进行这些单板读取及多读取。存储装置使用预备/忙碌信号在存储控制器表示存储装置为预备状态及忙碌状态中的哪一种状态。预备状态是指存储装置可由控制器访问的状态。忙碌状态是指存储装置正在内部进行某些处理，由此控制器无法对存储装置进行访问的状态。然而，即便存储装置为忙碌状态，在忙碌中的处理中也会存在第一板参与但第二板未参与的处理。在这种处理的情况下，存储装置仍会输出忙碌信号，因此，存储装置在输出忙碌信号期间，不受理与第二板相关的指示。该情况意味着无法有效地利用多个板。以下，参照附图对实施方式进行说明。再者，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号，仅于需要的情况下进行重复说明。各功能块可作为硬件、计算机软件中的任一者或组合两者所得者而实现。因此，以下就其功能的观点来说对功能块进行说明。各功能块并非必须像以下的例子那样进行区分，也可以利用与例示不同的功能块执行一部分功能，或者也可以将某一功能块分割为功能子区块。本说明书中，在参照符号包含数字或字母的第一要素、及通过不存在或存在后续的连字符或下划线而接续的字母或数字的第二要素的组的情况下，第二要素有助于将同种的第一要素相互区分。在无需将第一要素相互区分的情况下，使用省略第二要素的记载，该记载指所有参照符号仅为第一要素。同样地，包含字母与后续的数字的参照符号利用数字而有助于将字母的参照符号相互区分。在无需相互区分的情况下，使用省略末尾的数字的记载。(第一实施方式)图1表示第一实施方式的半导体存储装置的功能块。如图2所示，半导体存储装置I是由存储控制器2控制。存储控制器2进而由主机装置3、例如个人计算机(PC，PersonalComputer)控制。图2表示第一实施方式的系统。存储系统5包含存储装置1、存储控制器2、及主机装置3。存储控制器2例如包含CPU (central processing unit,中央处理器)等处理器 21、ROM (read only memory,只读存储器)22、RAM (random access memory,随机存取存储器)23、接口 24、25、27等要素。存储控制器2通过利用处理器21执行例如保持在R0M22的编程而进行各种动作。即，通过利用处理器21执行的编程，而实现存储控制器2的文件系统的功能，文件系统管理存储装置I中的数据与其存储位置。另外，通过利用处理器21执行的编程而实现接口 24、25、27的驱动器，由驱动器控制接口 24、25、27。存储器接口24控制利用存储控制器2 (处理器21)的与存储装置I的通信，主机接口 25控制利用存储控制器(处理器21)2的与主机装置3的通信，RAM接口 27控制利用处理器21的与RAM23的通信。RAM23保持暂时的数据。同样地，主机装置3也包含例如CPU等处理器31、R0M32、RAM33、接口 34等要素。主机装置3通过利用处理器31执行例如保持在R0M32的编程而进行各种动作。接口 34控制与存储控制器2的通信。返回到图1中。存储装置I包含多个板(例示两个板PBO、PBl)、控制电路CN、输入输出电路10C、地址.命令寄存器ACL、电压产生电路VG、磁心驱动器⑶R等要素。各板PB包含单元阵列CA、行解码器RD、数据电路.页面缓冲器DB、列解码器CD。单元阵列CA包含多个区块BLK。各区块BLK包含多个字符串群SS。各字符串群SS包含多个字符串STR。各字符串STR包含多个存储单元MC(未图示)，该多个存储单元MC包含晶体管。除此以外，在单元阵列CA设置着字线WL、比特线BL、源极线SL等要素。输入输出电路1C控制命令、地址、数据、控制信号从存储控制器2的输入或向存储控制器2的输出。命令、地址、数据是在输入输出电路1C与存储控制器2之间的I/O (input/output，输入/输出)线上被传递。控制信号包含例如命令锁存致能(CLE)、地址锁存致能(ALE)、写致能(WE)、读取致能(RE)等。行解码器RD从地址.命令寄存器ACL接收区块地址信号等，另外，从磁心驱动器CDR接收字线电压或选择栅极电压。行解码器RD基于所接收的区块地址信号、字符串地址信号、字线控制信号、及选择栅极线控制信号选择区块、字符串群、字线等。数据电路?页面缓冲器DB暂时保持从存储单元阵列CA读出的数据，另外，从存储装置I的外部接收写入数据，并将所接收的数据写入到所选择的存储单元MC。数据电路?页面缓冲器DB包含传感放大器SA。传感放大器SA包含分别与多条比特线BL连接的多个传感放大器单元，经由比特线BL读出存储单元MC的数据，且经由比特线BL检测存储单元MC的状态。存储装置I可在一个存储单元MC中保持大于等于二比特的数据。数据电路?页面缓冲器DB包含多个、例如三个数据缓存DCA、DCB、及DCC。列解码器⑶从地址?命令寄存器ACL接收行地址信号，并将所接收的行地址信号解码。列解码器⑶基于经解码的地址信号，控制数据电路.页面缓冲器DB的数据的输入输出。控制电路CN从地址?命令寄存器ACL接收各种命令。控制电路CN按照基于命令的指定的本文档来自技高网...
【技术保护点】
一种半导体存储装置，其特征在于包括：第一及第二存储单元阵列；控制电路，其构成为输出第一信息与第二信息，该第一信息表示能否受理指示对所述第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对所述第二存储单元阵列的访问的命令；以及第一及第二缓存，其分别保持来自所述第一及第二存储单元阵列的数据；并且在所述第一信息表示可对所述第一存储单元阵列进行访问的情况下，所述第一缓存可从外部进行访问；在所述第二信息表示可对所述第二存储单元阵列进行访问的情况下，所述第二缓存可从外部进行访问；所述控制电路是：接收分别指示对所述第一及第二存储单元阵列的访问的第一及第二命令；在接收所述第一命令之后接收到所述第二命令的情况下，可从开始由所述第一命令指示的处理起，以比由所述第一命令指示的处理的时间的2倍短的时间进行由所述第二命令指示的处理；在接收所述第一命令之后将所述第一命令中的地址传输到寄存器之前接收所述第二命令且根据所述第一命令而访问的存储区域的字线地址与根据所述第二命令而访问的存储区域的字线地址一致的情况下，能以比由所述第一命令指示的处理的时间短的时间进行由所述第二命令指示的处理；在由所述第一命令指示的处理的一部分期间，保留由所述第二命令指示的处理的执行，从将所述第一命令中的地址传输到寄存器的处理起，开始将所述第二命令中的地址传输到寄存器，从而可同时进行由所述第一及第二命令指示的处理；以及当接收状态读取命令时，输出状态数据；所述状态数据包含所述第一信息及所述第二信息。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：白川政信，原德正，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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