系统级包装模块和系统级包装模块的制造方法技术方案

本发明专利技术公开了一种系统级包装模块和系统级包装模块的制造方法。所述系统级包装模块包含非存储芯片、捆绑式存储器及密封包装材料。所述非存储芯片具有多个衬垫。所述捆绑式存储器包含第一存储芯片和第二存储芯片。所述第一存储芯片和所述第二存储芯片并排形成在基板之上，所述第一存储芯片包含第一组衬垫和所述第二存储芯片包含第二组衬垫。所述密封包装材料包装所述非存储芯片和所述捆绑式存储器。所述非存储芯片通过所述多个衬垫、所述第一组衬垫和所述第二组衬垫电耦接所述捆绑式存储器。所述第一组衬垫通过旋转一预定角度或镜像映射对应所述第二组衬垫。因此，所述系统级包装模块具有较佳的功耗和操作效能。

【技术实现步骤摘要】
系统级包装模块和系统级包装模块的制造方法
本专利技术是涉及一种系统级包装模块和系统级包装模块的制造方法，尤其涉及一种通过重新安排捆绑式存储器内每一存储芯片的多个衬垫的位置，以使系统级包装模块中的非存储芯片的多个衬垫并不需要较长的引线接合或额外的重分布层电耦接捆绑式存储器内每一存储芯片的多个衬垫的系统级包装模块和系统级包装模块的制造方法。
技术介绍
请参照图1，图1是说明具有多个存储芯片的晶圆11和存储芯片的放大结构的示意图，其中晶圆11包含多个称为存储芯片(die)的重复单元。如图1所示，在晶圆11中，一第一存储芯片121是被隔离于其他存储芯片，以及通过一划线12和邻近的第二存储芯片122分开。另外，在晶圆11制造完成后，晶圆11上的多个存储芯片是被多条划线互相隔离，以及多个存储芯片中的每一存储芯片具有设置在相同位置的多个衬垫。例如，第一存储芯片121具有设置在第一存储芯片121的上边之上或靠近第一存储芯片121的上边的第一组衬垫1211，以及第二存储芯片122具有设置在第二存储芯片122的上边之上或靠近第二存储芯片122的上边的第二组衬垫1221。一般说来，在晶圆11制造完成后，晶圆11是被切割成多个个别可分离的存储芯片(例如第一存储芯片121以及第二存储芯片122)。然而有时候需要结合2个存储芯片成为一捆绑式存储器(bundledmemory)13或结合4个存储芯片成为一捆绑式存储器14。例如每一存储芯片的存储容量和总线宽度为2Mx32bit，则捆绑式存储器13将有较大的存储容量(4M)和相同的总线宽度(32bits)，或较大的总线宽度(64bits)和相同的存储容量(2M)。另外，捆绑式存储器14也将有较大的存储容量(8M)和相同的总线宽度(32bits)，或较大的总线宽度(128bits)和相同的存储容量(2M)。当捆绑式存储器13和另一逻辑集成电路(例如非存储器电路，其中所述非存储器电路包含逻辑基础的半导体工艺电路、射频电路、模拟电路、混合模式电路等，以及内存包含存储器基础的半导体工艺电路，其中存储器基础的半导体工艺电路包含动态随机存取存储器(DynamicRandomAccessMemory,DRAM)、静态随机存取存储器(StaticRandomAccessMemory,SRAM)、与非门快闪存储器(NANDflashmemory)、磁阻随机存取存储器(MagnetoresistiveRandomAccessMemory,MRAM)、参数随机存取存储器(ParameterRandomAccessMemory,PRAM)、电阻式随机存取存储器(Resistiverandomaccessmemory,RRAM)等，其中美国专利公开号2013/0091315和2013/0091312已公开存储器电路和逻辑单元互相堆栈的技术特征)互相堆栈，且包装或密封在一起时，如果逻辑集成电路的主动电路区覆盖住第二组衬垫1221(或第一组衬垫1211)的部份，则将付出昂贵的代价以电耦接逻辑集成电路的多个衬垫至第二组衬垫1221(或第一组衬垫1211)被覆盖的部份，也就是说逻辑集成电路的多个衬垫不是需要较长的引线接合(wirebonding)就是需要额外的重分布层(Redistributionlayer,RDL)以电耦接第二组衬垫1221(或第一组衬垫1211)被覆盖的部份。另一方面，传统的晶圆切割过程较长、系统级包装模块(或多芯片包装(Multi-ChipPackaging,MCP))的外型较大以及材料成本较高。因此，现有技术对于系统级包装模块并不是一个好的选择。
技术实现思路
本专利技术的一实施例公开一种系统级包装模块。所述系统级包装模块包含一非存储芯片、一捆绑式存储器及一密封包装材料。所述非存储芯片具有多个衬垫。所述捆绑式存储器包含一第一存储芯片和一第二存储芯片，其中所述第一存储芯片和所述第二存储芯片并排形成在一基板之上，所述第一存储芯片包含设置在所述第一存储芯片的一边之上或靠近所述第一存储芯片的所述边的一第一组衬垫，以及所述第二存储芯片包含设置在所述第二存储芯片的一边之上或靠近所述第二存储芯片的所述边的一第二组衬垫。所述密封包装材料是用以包装所述非存储芯片和所述捆绑式存储器，其中所述非存储芯片通过所述多个衬垫、所述第一组衬垫和所述第二组衬垫电耦接所述捆绑式存储器。所述第一组衬垫通过旋转一预定角度或镜像映射对应所述第二组衬垫。本专利技术的另一实施例公开一种系统级包装模块的制造方法。所述制造方法包含形成包含一第一存储芯片和一第二存储芯片的一捆绑式存储器，其中所述第一存储芯片和所述第二存储芯片并排形成在一基板，所述第一存储芯片包含设置在所述第一存储芯片的一边之上或靠近所述第一存储芯片的所述边的一第一组衬垫，以及所述第二存储芯片包含设置在所述第二存储芯片的一边之上或靠近所述第二存储芯片的所述边的一第二组衬垫，其中所述第一组衬垫通过旋转一预定角度或镜像映射对应所述第二组衬垫。本专利技术公开一种系统级包装模块和系统级包装模块的制造方法。所述系统级包装模块和所述制造方法是通过重新安排一捆绑式存储器内每一存储芯片的多个衬垫的位置，以使所述捆绑式存储器内每一存储芯片的多个衬垫中的大部分(或全部)不会被一非存储芯片的主动电路区覆盖。因此，相较于现有技术，所述系统级包装模块中的非存储芯片的多个衬垫并不需要较长的引线接合或额外的重分布层电耦接所述捆绑式存储器内每一存储芯片的多个衬垫，所以本专利技术所公开的系统级包装模块的系统级延迟时间的总和可被降低，也就是说本专利技术所公开的系统级包装模块具有较佳的功耗和操作效能。附图说明图1是说明具有多个存储芯片的晶圆和存储芯片的放大结构的示意图。图2是本专利技术的第一实施例公开具有多个存储芯片的晶圆以及存储芯片的放大结构的示意图。图3是说明第二组衬垫通过旋转角度180°对应第一组衬垫的示意图。图4是说明第二组衬垫通过旋转角度90°或270°对应第一组衬垫的示意图。图5是说明第二组衬垫通过镜像映射对应第一组衬垫的示意图。图6、7是说明非存储芯片堆栈或设置在捆绑式存储器的划线之下的示意图。图8-11是说明非存储芯片堆栈或设置在捆绑式存储器的划线之上的示意图。图12是说明捆绑式存储器和非存储芯片是并排设置在密封包装材料内的示意图。图13是说明第一存储芯片的第一组衬垫包含至少两列衬垫的示意图。图14、15是说明非存储芯片的设置位置的示意图。图16是说明至少一定位标记设置在捆绑式存储器内的划线之上的示意图。图17是本专利技术的第二实施例公开一种系统级包装模块的制造方法的流程图。其中，附图标记说明如下：11晶圆12划线13、14捆绑式存储器15非存储芯片16定位标记20引线121第一存储芯片122第二存储芯片1211第一组衬垫1221第二组衬垫1700-1712步骤具体实施方式请参照图2，图2是本专利技术的第一实施例公开具有多个存储芯片的一晶圆11以及存储芯片的放大结构的示意图。如图2所示，晶圆11包含多个重复可分离的存储芯片(例如第一存储芯片121、第二存储芯片122)，其中晶圆11内的每一存储芯片是相同的且具有一组衬垫。例如第一存储芯片121具有第一组衬垫1211以及第二存储芯片122具有第二组衬垫1221。在本专利技术的一实施本文档来自技高网...

【技术保护点】
一种系统级包装模块，其特征在于包含：一非存储芯片，具有多个衬垫；一捆绑式存储器，包含一第一存储芯片和一第二存储芯片，其中所述第一存储芯片和所述第二存储芯片并排形成在一基板之上，所述第一存储芯片包含设置在所述第一存储芯片的一边之上或靠近所述第一存储芯片的所述边的一第一组衬垫，以及所述第二存储芯片包含设置在所述第二存储芯片的一边之上或靠近所述第二存储芯片的所述边的一第二组衬垫；及一密封包装材料，用以包装所述非存储芯片和所述捆绑式存储器，其中所述非存储芯片通过所述多个衬垫、所述第一组衬垫和所述第二组衬垫电耦接所述捆绑式存储器；其中所述第一组衬垫通过旋转一预定角度或镜像映射对应所述第二组衬垫。

【技术特征摘要】
2014.01.20 US 61/929,1301.一种系统级包装模块，其特征在于包含：一非存储芯片，具有多个衬垫；一捆绑式存储器，包含一第一存储芯片和一第二存储芯片，其中所述第一存储芯片和所述第二存储芯片并排形成在一基板之上，所述第一存储芯片包含设置在所述第一存储芯片的一边之上或靠近所述第一存储芯片的所述边的一第一组衬垫，以及所述第二存储芯片包含设置在所述第二存储芯片的一边之上或靠近所述第二存储芯片的所述边的一第二组衬垫；一密封包装材料，用以包装所述非存储芯片和所述捆绑式存储器，其中所述非存储芯片通过所述多个衬垫、所述第一组衬垫和所述第二组衬垫电耦接所述捆绑式存储器；及至少一定位标记，设置在所述第一存储芯片和所述第二存储芯片之间的一划线之上，用以定位所述划线，以及使所述划线不被切割；其中所述第一组衬垫通过旋转一预定角度对应所述第二组衬垫，其中所述预定角度是90°或270°。2.如权利要求1所述的系统级包装模块，其特征在于所述第一存储芯片的所述边不相邻于所述划线，以及所述第二存储芯片的所述边不相邻于所述划线。3.如权利要求1所述的系统级包装模块，其特征在于所述非存储芯片设置在所述划线之上或之下，或所述非存储芯片和所述捆绑式存储器是并排设置。4.如权利要求1所述的系统级包装模块，其特征在于所述第一组衬垫包含设置在所述第一存储芯片的所述边之上或靠近所述第一存储芯片的所述边的至少两列衬垫，以及所述第二组衬垫包含设置在所述第二存储芯片的所述边之上或靠近所述第二存储芯片的所述边的至少两列衬垫。5.如权利要求1所述的系统级包装模块，其特征在于所述非存储芯片利用一引线接合或一覆晶接合通过所述多个衬垫、所述第二组衬垫和所述第二组衬垫电耦接所述捆绑式存储器。6.如权利要求1所述的系统级包装模块，其特征在于：所述至...

【专利技术属性】
技术研发人员：戎博斗，甘万达，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：中国台湾;71