版图上IO间ESD电阻的检查方法技术

本发明专利技术公开了一种版图上IO间ESD电阻的检查方法，包含的步骤为：找出需要检测ESD电阻的IO区域的待测IO端口打上测试标识；区分出电源IO及信号IO，仅对信号IO做ESD检测；设定两个信号IO之间的最大ESD电阻值；找出两个待测信号IO间所有接电源和接地金属走线的电阻；对不同金属层次的方块电阻进行计算并归一化处理；计算找出某一待测信号IO与其他信号IO间所有接电源或者接地的走线金属，计算出每条金属走线所对应的电阻；将两个IO间所有的对应阻值计算出来，进行统计；找出其中的最小电阻值；根据最小电阻值及电阻并联规则运算出总的电阻值；将计算出的一个测设IO的电阻值与其他IO间的电阻使用冒泡法进行排序和比较；对于所有IO间ESD电阻列表进行描述。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路设计领域，特别是指一种版图上10间ESD电阻的检查 方法。
技术介绍
在半导体先进的工艺制程中，器件的尺寸已缩减到深亚微米阶段，W增进集成电 路的性能及运算速度，W及降低每颗芯片的制造成本。但随着组件尺寸的缩减，却出现一 些可靠性的问题。深亚微米CMOS集成电路芯片对静电放电巧lectro-Static Discharge, ESD)的防护能力下降很多。但外界环境中所产生的静电并未减少，故CMOS集成电路因ESD 而损伤的情形更加严重。静电放电巧SD)防护能力是半导体集成电路可靠性检测中很重要 的步骤之一，因为半导体物理版图差异会对制造后的电路的ESD能力和可靠性产生关键的 影响。对于芯片ESD能力测试目前业界也有了一些标准巧日下表1)，如何能达到ESD能力 要求，同时保证芯片尺寸尽量能够保证最小，该方面有很多要求。10区域及其连接则是防护 ESD损伤的关键。【主权项】1. 一种版图上IO间ESD电阻的检查方法，其特征在于：包含如下几个步骤： 第一步，找出需要检测ESD电阻的IO区域，对所有需要封装引出的IO 口打上测试标 识，将电源类IO与信号IO进行区分，设定两个IO之间的最大ESD阻值； 第二步，找出A、B两个IO间所有接电源及接地金属走线的电阻； 第三步，对上述A、B两个IO间所有的金属电阻进行计算并统计，根据电阻并联阻值运 算法则，设定电阻过滤，运算出最终总的电阻值； 第四步，再将A待测IO与其他所有IO间运算的电阻值都列出，并使用冒泡法进行排 序，再采用递归法与第一步中设定的最大ESD阻值进行比较，找出所有不超过设定最大ESD 阻值的电阻值，将大于设定最大ESD阻值的电阻值整理出来； 第五步，重复以上步骤，将所有待测IO间ESD电阻计算出来，进行列表描述。2. 如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于，其特征在于： 所述第一步中，根据测试标识的定义，区分出电源IO与信号10,对电源IO不检测ESD。3. 如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于，其特征在于： 所述的第二步中，对于两IO间具有多层金属走线的，需要对不同层的金属的方块电阻进行 归一化处理，其方法是，设定某一层金属的方块电阻作为标准值，其他任意一层的方块电阻 与标准值的比值n作为该金属层的电阻长度修正系数，即该层的电阻为方块电阻标准运算 式再乘以该修正系数n。4. 如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于，其特征在于： 所述的第三步中，计算出两IO间所有金属走线的电阻值，根据电阻并联阻值运算法则，计 算结果取决于较小的电阻，忽略相对较大的电阻，计算出两IO间最终的总电阻。5. 如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于，其特征在于： 所述的第四步中，冒泡法排序方法是，通过相邻两个阻值的比较，将小的阻值前移，并将大 的阻值后移，对于具有m个阻值的序列，比较的最大次数为Cmax=m(m-l)/2,移动的最大次 数为Mma X=3m(m-l)/2 ;将排序后的序列采用递归法与设定最大ESD阻值进行比较。6. 如权利要求1所述的版图上IO间ESD电阻的检查方法，其特征在于，其特征在于：所 述的第四步中，比较的方式是将运算得到最大的电阻值与设定的最大ESD阻值进行比较， 若最大的电阻值不超过设定最大ESD阻值，则满足要求，若最大的电阻值大于设定最大ESD 阻值，就在下一个值与设定最大ESD阻值比较。【专利摘要】本专利技术公开了一种版图上IO间ESD电阻的检查方法，包含的步骤为：找出需要检测ESD电阻的IO区域的待测IO端口打上测试标识；区分出电源IO及信号IO，仅对信号IO做ESD检测；设定两个信号IO之间的最大ESD电阻值；找出两个待测信号IO间所有接电源和接地金属走线的电阻；对不同金属层次的方块电阻进行计算并归一化处理；计算找出某一待测信号IO与其他信号IO间所有接电源或者接地的走线金属，计算出每条金属走线所对应的电阻；将两个IO间所有的对应阻值计算出来，进行统计；找出其中的最小电阻值；根据最小电阻值及电阻并联规则运算出总的电阻值；将计算出的一个测设IO的电阻值与其他IO间的电阻使用冒泡法进行排序和比较；对于所有IO间ESD电阻列表进行描述。【IPC分类】G01R27-02【公开号】CN104749437【申请号】CN201310726962【专利技术人】李彦正, 周京英, 邓樟鹏 【申请人】上海华虹宏力半导体制造有限公司【公开日】2015年7月1日【申请日】2013年12月25日本文档来自技高网...

【技术保护点】
一种版图上IO间ESD电阻的检查方法，其特征在于：包含如下几个步骤：第一步，找出需要检测ESD电阻的IO区域，对所有需要封装引出的IO口打上测试标识，将电源类IO与信号IO进行区分，设定两个IO之间的最大ESD阻值；第二步，找出A、B两个IO间所有接电源及接地金属走线的电阻；第三步，对上述A、B两个IO间所有的金属电阻进行计算并统计，根据电阻并联阻值运算法则，设定电阻过滤，运算出最终总的电阻值；第四步，再将A待测IO与其他所有IO间运算的电阻值都列出，并使用冒泡法进行排序，再采用递归法与第一步中设定的最大ESD阻值进行比较，找出所有不超过设定最大ESD阻值的电阻值，将大于设定最大ESD阻值的电阻值整理出来；第五步，重复以上步骤，将所有待测IO间ESD电阻计算出来，进行列表描述。

【技术特征摘要】

【专利技术属性】
技术研发人员：李彦正，周京英，邓樟鹏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31