本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明专利技术的半导体器件包括第一组晶体管，其中，第一组晶体管中的不同晶体管之间被浅沟槽隔离相互隔离，并且第一组晶体管的顶部被第一介电层隔离，底部被封闭腔体所隔离，因此第一组晶体管中的各个晶体管均处于隔离环境中，可以降低基板耦合效应，进一步降低信号损失和形变，从而提高该半导体器件的性能。本发明专利技术的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明专利技术的电子装置，使用了上述半导体器件，因而也具有上述优点。
【技术实现步骤摘要】
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子>J-U ρ?α装直。
技术介绍
在半导体
中，射频前端模块(Rad1 Frequency Frond-End Module,简称RF FEM)，是无线通信设备(例如手机、平板电脑等)中的关键组件，而射频开关器件(简称射频开关，通常为集成电路或集成电路的一部分)又是射频前端模块的关键组件之一。射频前端模块(RF FEM)中的射频开关，需要具有高的信号保真性、低的插入损失、良好的线性特征和较小的信号形变。在现有技术中，射频开关通常采用砷化镓(GaAs)半导体晶体管制造，其加工制造及封装成本较昂贵。近年来，随着半导体技术的进步，已经可以采用绝缘体上硅金属氧化物半导体场效应晶体管(SOMOS)制造射频开关器件，并且制得的射频开关器件已经能够接近或达到采用砷化镓(GaAs)半导体晶体管制造的射频开关器件的性能水平。然而，在采用绝缘体上硅金属氧化物半导体场效应晶体管(以下简称晶体管)制造的射频开关器件中，仍然存在晶体管的源极、漏极和栅极以及互连线与半导体衬底的寄生耦合作用，仍然带来附加的寄生电容，而这种寄生电容会随着开关信号的电压变化而变化，从而进一步影响场效应晶体管的综合性能，最终影响射频开关器件甚至整个射频前端模块的性能。因此，为了解决上述问题，本专利技术提出一种新的晶体管开关器件及其制造方法。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件及其制造方法和电子装置，该集成电路可以降低晶体管的源极、漏极和栅极以及互连线与半导体衬底的耦合作用，减小因基板耦合效应产生的寄生电容。本专利技术实施例一提供一种半导体器件，包括第一半导体衬底以及位于所述第一半导体衬底上的第一组晶体管；其中，所述第一组晶体管中各个晶体管的侧壁均由位于所述第一半导体衬底内的浅沟槽隔离所隔离，并且，所述第一组晶体管的顶部由位于所述第一半导体衬底的第一表面之上的第一介电层所隔离，底部由位于所述第一半导体衬底的第二表面之上的封闭腔体所隔离，其中第一表面与第二表面是所述第一半导体衬底的两个相对的表面。可选地，所述封闭腔体的侧面由位于所述第一半导体衬底的第二表面之上的第二介电层所包围，顶部由位于所述第二介电层之上的第三介电层与所述第二介电层所共同覆盖，底部由位于所述第一半导体衬底的第二表面之上的埋入绝缘层所隔离或由所述第一半导体衬底所隔离。可选地，所述第二介电层和所述第三介电层为同一介质材料。可选地，所述第一组晶体管为金属氧化物半导体场效应晶体管。可选地，所述第一组晶体管的栅极埋置于所述第一介电层内。可选地，所述第一组晶体管为全耗尽场效应晶体管。可选地，所述第一半导体衬底为单晶硅衬底。可选地，所述半导体器件还包括与所述第一半导体衬底相垂直的连接所述第一组晶体管中各个晶体管的源极、漏极以及栅极的第一组垂直互连件，垂直贯穿所述第一介电层、所述第一半导体衬底、所述第二介电层和所述第三介电层的第二组垂直互连件，以及埋入所述第一介电层内的连接所述第一组垂直互连件与所述第二组垂直互连件的第一组横向互连件。可选地，所述第一组垂直互连件的材料为钨和含硅半导体材料中的至少一种。可选地，所述第二组垂直互连件的材料为钨、铜和含硅半导体材料中的至少一种。可选地，所述半导体器件还包括位于所述第一半导体衬底内的水平浅沟槽介电质，所述第二组垂直互连件的侧面被所述第一介电层、所述水平浅沟槽介电质、所述第二介电层以及所述第三介电层分层环绕绝缘。本专利技术实施例二提供一种半导体器件的制造方法，所述方法包括:步骤SlOl:提供包括第一半导体衬底、位于所述第一半导体衬底之上的埋入绝缘层以及位于所述埋入绝缘层之上的第二半导体衬底的复合半导体衬底，在所述第一半导体衬底内形成浅沟槽隔离以及各个晶体管的侧面均由所述浅沟槽隔离所隔离的第一组晶体管；步骤S102:形成覆盖所述第一半导体衬底的第一表面的第一介电层，在所述第一介电层内形成连接所述第一组晶体管中各个晶体管的源极、漏极以及栅极的第一组垂直互连件，在所述第一介电层的上表面形成连接所述第一组垂直互连件的第一组横向互连件；步骤S103:在所述第一半导体衬底的第一表面一侧接合承载衬底，去除所述第二半导体衬底；步骤S104:在所述第一组晶体管的底部形成第一岛状牺牲层，并形成覆盖所述第一岛状牺牲层的第二介电层；步骤S105:在所述第二介电层位于所述第一岛状牺牲层上方的位置形成牺牲层微通孔，通过所述牺牲层微通孔释放所述第一岛状牺牲层，并形成覆盖所述第二介电层的第三介电层，以在所述第一岛状牺牲层原来的位置形成密闭腔体；步骤S106:形成贯穿所述第三介电层、所述第二介电层、所述埋入绝缘层、所述第一半导体层以及所述第一介电层的第二组垂直互连件，其中所述第二组垂直互连件与所述第一组横向互连件相连接。可选地，在所述步骤S103中，在去除所述第二半导体衬底之后，还去除所述埋入绝缘层；在所述步骤S106中，所述第二组垂直互连件贯穿所述第三介电层、所述第二介电层、所述第一半导体层以及所述第一介电层。可选地，在所述步骤SlOl中，形成所述第一组晶体管的方法包括:步骤SlOll:通过所述第一半导体衬底的第一表面利用离子注入工艺注入第一组掺杂；步骤S1012:在所述第一半导体衬底的第一表面上形成所述第一组晶体管的栅极；步骤S1013:通过所述第一半导体衬底的第一表面利用离子注入工艺注入第二组掺杂；步骤S1014:对所述第一半导体衬底进行热处理，激活所述第一组掺杂和所述第二组掺杂。本专利技术实施例三提供一种电子装置，其包括如上所述的半导体器件。本专利技术的半导体器件包括第一组晶体管，其中，第一组晶体管中的不同晶体管之间被浅沟槽隔离相互隔离，并且第一组晶体管的顶部被第一介电层隔离，底部被封闭腔体所隔离，因此第一组晶体管中的各个晶体管均处于隔离环境中，可以降低基板耦合效应，进一步降低信号损失和形变，从而提高该半导体器件的性能。本专利技术的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本专利技术的电子装置，使用了上述半导体器件，因而也具有上述优点。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1为本专利技术实施例一的一种半导体器件的结构的一种示意性剖视图；图2A至2H为本专利技术实施例二的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图3为本专利技术实施例二的一种半导体器件的制造方法的一种示意性流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“本文档来自技高网...
【技术保护点】
一种半导体器件，其特征在于，包括第一半导体衬底以及位于所述第一半导体衬底上的第一组晶体管；其中，所述第一组晶体管中各个晶体管的侧面均由位于所述第一半导体衬底内的浅沟槽隔离所隔离，并且所述第一组晶体管的顶部由位于所述第一半导体衬底的第一表面之上的第一介电层所隔离，底部由位于所述第一半导体衬底的第二表面之上的封闭腔体所隔离，其中第一表面与第二表面是所述第一半导体衬底的两个相对的表面。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄河，克里夫·德劳利，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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