本发明专利技术提供一种能够谋求减少无用电磁波泄漏的半导体装置及其制造方法。实施方式的半导体装置包含包括上部及侧部的导电性屏蔽层，所述上部以覆盖密封树脂层的上表面的方式设置，所述侧部以覆盖密封树脂层的侧面及基板的侧面的方式设置。配线层的一部分包含露出于基板的侧面且沿着基板的厚度方向被切断的切断面。配线层的切断面中的接地配线的切断面与屏蔽层电连接。接地配线的切断面的面积大于与接地配线的切断面平行的接地配线的截面面积。
【技术实现步骤摘要】
【专利说明】本申请案享受以日本专利申请案2013-258493号(申请日:2013年12月13日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术涉及一种。
技术介绍
例如，在用于移动通信设备的半导体装置中，为了防止对于通信特性造成的不良影响，而要求抑制无用电磁波向外部泄漏。因此，应用了具有屏蔽功能的半导体封装。作为具有屏蔽功能的半导体封装，有具有如下构造的半导体封装，即，沿着密封搭载在基板上的半导体芯片的密封树脂层的外表面设置着导电性屏蔽层。
技术实现思路
本专利技术提供一种能够谋求减少无用电磁波泄漏的。实施方式的半导体装置包括基板，该基板包括包含接地配线的配线层，且设置着焊垫电极。半导体装置包括半导体芯片，该半导体芯片搭载于所述基板。半导体装置包括接合线，该接合线将所述半导体芯片与所述焊垫电极电连接。半导体装置包括密封树脂层，该密封树脂层密封所述半导体芯片及所述接合线。半导体装置包括导电性屏蔽层，该导电性屏蔽层覆蓋所述基板的側面與所述密封樹脂層。所述配线层的側面与所述屏蔽层电连接。所述接地配线包含一部分，该部分具有在所述基板的厚度方向比所述側面的面積小的截面積。【附图说明】图1是表示第一实施方式的半导体装置10的构成的一例的剖视图。图2(a)及图2(b)是表示图1所示的半导体装置10的区域X附近的配线层的截面与切断面的一例的剖视图。图3是表示图1所示的半导体装置10的制造方法的各步骤的一例的流程图。图4(a)及图4(b)是表示切断基板2前的配线层的各截面的一例的剖视图。图5(a)及图5(b)是表示切断基板2后的配线层的截面与切断面的一例的剖视图。图6 (a)及图6(b)是表示图1所示的半导体装置10的区域X附近的配线层的截面与切断面的另一例的剖视图。图7(a)及图7(b)是表示切断基板2前的配线层的各截面的另一例的剖视图。图8 (a)及图8(b)是表示切断基板2后的配线层的截面与切断面的另一例的剖视图。图9是表示配线层的切断面的SEM(Scanning Electron Microscope,扫描电子显微镜)图像的一例的图。【具体实施方式】下面，根据附图对实施方式进行说明。另外，在下面的实施方式中，有如下情况，SP，基板的上下方向表不以设置半导体芯片一面为上方时的相对方向，不同于遵循重力加速度的上下方向。而且,虽然在下面的实施方式中对应用于BGA (Ball Grid Array,球形阵列)的半导体装置(半导体封装)的一例进行说明，但也可以同样地适用于LGA (Land Grid Array,平台栅格阵列)。图1是表示第一实施方式的半导体装置10的构成的一例的剖视图。如图1所示，半导体装置10包括基板2、外部连接端子3、半导体芯片Ia?lh、ll、接合线4a、4b、5a、5b、12、密封树脂层(模制树脂)6、以及导电性屏蔽层8。基板2具有包含接地配线的配线层。该基板2在上表面设置着与配线层电连接的焊垫电极4al、4bl、5al、5bl、12a。进而，在基板2的上表面设置着配线层的信号配线或接地配线等(未图示)。例如，如图1所示，该基板2的配线层包含第一配线层2a、第二配线层2b以及第三配线层2c。第一配线层2a设置在基板2的上表面，并与各焊垫电极电连接。第二配线层2b设置在基板2的下表面。第三配线层2c设置在第一配线层2a与第二配线层2b之间。并且，该第三配线层2c的一部分(端部)具有露出于基板2的侧面且沿着基板2的厚度方向被切断的切断面。另外，如后文所述，该第三配线层2c的切断面为利用切割锯切断基板2所得之面的一部分。另外，在图1的例中，接地配线设置在该第三配线层2c上。该接地配线例如使用金属材料。并且，该金属材料例如使用金、银、铜、铝、镍、钯、钨中的任一种。而且，基板2进而具有第一绝缘层9a及第二绝缘层9b。第一绝缘层9a设置在第一配线层2a与第三配线层2c之间。并且，第二绝缘层9b设置在第二配线层2b与第三配线层2c之间。而且，基板2以将各配线层2a、2b、2c电连接的方式设置着贯通基板2的通孔15。通孔15具有:导体层13，形成在贯通基板2的贯通孔的内表面；以及填孔材料14，填充在导体层13的内侧的中空部。半导体芯片Ia?Ih搭载在基板2的上表面。此处，例如，如图1所示，半导体芯片Ia?Ih依序堆叠在基板2的上表面。位于最下方的半导体芯片Ia隔着阻焊层(未图示)而配置在基板2的上表面。并且,半导体芯片Ia?Ie利用接合线4a、5a而与焊垫电极4al、5al电连接。而且，半导体芯片If?Ih利用接合线4b、5b而与焊垫电极4bl、5bl电连接。这些半导体芯片Ia?Ih例如为NAND (NotAND,与非)型闪速存储器。而且，半导体芯片11隔着阻焊层(未图示)而配置在基板2的上表面。并且，半导体芯片11利用接合线12而与焊垫电极12a电连接。该半导体芯片11例如为NAND型闪速存储器的控制器。而且，密封树脂层6以密封半导体芯片Ia?lh、ll及接合线4a、4b、5a、5b、12的方式设置在基板2的上表面上。在该密封树脂层6的上表面形成着凹部7。而且，在该密封树脂层6的表面设置着屏蔽层8。屏蔽层8具有导电性。例如，如图1所示，该屏蔽层8具有:上部8，以覆盖密封树脂层6的上表面的方式设置；以及侧部Sb,Sc,以覆盖密封树脂层6的侧面及基板2的侧面的方式设置。并且，所述第三配线层2c的切断面中的接地配线的切断面与该屏蔽层8的侧部Sc电连接。而且，屏蔽层8在上部8a形成着识别标记M，该识别标记M具有对应于密封树脂层6的凹部7而凹陷的形状。此处，由于从半导体芯片Ia?lh、ll或基板2的配线层放射出的无用电磁波的至少一部分被覆盖密封树脂层6及基板2的侧面的屏蔽层8遮断，因此无用电磁波向外部泄漏的情况得到抑制。就抑制从密封树脂层6内的半导体芯片Ia?lh、ll或基板2的配线层放射出的无用电磁波的泄漏的方面来看，此种屏蔽层8优选由低电阻率的金属层形成。因此，屏蔽层8选择例如包含铜、银或镍的金属层。而且，外部连接端子3设置在基板2的下表面，并与基板2的配线层(第二配线层2b)电连接。该外部连接端子3例如为焊球。另外，所述第三配线层2c的接地配线是通过该外部连接端子3而与半导体装置10的外部的接地电连接。由此，可将无用电磁波传送至接地而抑制无用电磁波的泄漏。此处，图2是表示图1所示的半导体装置10的区域X附近的配线层的截面与切断面的一例的剖视图。另外，图2(a)是表示图1的区域X附近的剖视图。而且，图2(b)是图1的区域X的基板2与屏蔽层8的侧部Sc的交界处的从屏蔽层8的侧部Sc观察的剖视图。而且，在图2 (b)中，配置着两个接地配线GND，但也可以配置大于等于3个，而且，也可以只配置一个宽幅的接地配线GND。如图2所示，第三配线层2c(接地配线GND)的一部分(端部)具有露出于基板2的侧面且沿着基板2的厚度方向被切断的切断面2cl。并且，该接地配线GND的切断面与屏蔽层8的侧部8c连接(图2 (a))。也就是说，屏蔽层8与接地配线GND经由接地配线GND的切断面2cl而电连接。并且，接地配线GND的切断面的面积大于与接地配线GND的切断面(屏蔽层8的侧部8c本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于包括：基板，包括包含接地配线的配线层，且设置着焊垫电极；半导体芯片，搭载在所述基板；外部连接端子，设置在所述基板；接合线，将所述半导体芯片与所述焊垫电极电连接；密封树脂层，密封所述半导体芯片及所述接合线；以及导电性屏蔽层，覆蓋所述基板的側面與所述密封樹脂層；并且所述配线层的側面与所述屏蔽层电连接，所述接地配线包含一部分，该部分具有在所述基板的厚度方向比所述側面的面積小的截面積。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：涩谷克则，井本孝志，本间庄一，渡部武志，高野勇佑，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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