本发明专利技术提供了一种移位寄存器及阵列基板栅极驱动装置，该移位寄存器具有将相同的移位寄存器单元进行多级连接的结构，所述移位寄存器单元包括：响应于输入信号的输入模块，响应于上拉节点的输出模块，响应于复位信号的复位模块，响应于第一时钟信号的第一上拉模块，响应于第一下拉节点电压信号的第二上拉模块，响应于上拉节点电压信号的第一下拉模块，响应于上拉节点电压信号的第二下拉模块，响应于第二时钟信号的控制模块，响应于第一时钟信号和第二下拉节点的保持模块。本发明专利技术能够降低移位寄存器的工作损耗，减小第二下拉节点电压信号的衰减，从而提高其工作的稳定性。
【技术实现步骤摘要】
本专利技术涉及液晶显示驱动
，尤其涉及一种移位寄存器及阵列基板栅极驱动装置。
技术介绍
在多数平板显示中都要用到移位寄存器，通过将栅极驱动装置整合于液晶面板中实现的移位寄存器。近年来，移位寄存器(Gate on Array, GOA)技术被广泛应用于液晶显示面板中，所以人们对GOA的使用寿命、GOA工作消耗以及GOA工作的稳定性的要求越来越尚O现有技术中，一个移位寄存器是由多个移位寄存器中每个GOA单元的电路结构参见图1所示，然而，当CLKB为高电平时，M5的栅极为高电平，M5导通，I3DCN节点为高电平，M6的栅极和漏极均为高电平，M6导通，节点H)点会处于充电过程且变为高电平；当CLKB为低电平时，因为M5的延迟作用，使得M6的栅极依然为高电平，但M6的源极为低电平，使得节点H)点与CLKB直接相连，而此时CLKB为低电平，所以H)点会处于放电过程且变为低电平。经过周期性的充电和放电过程增加了移位寄存器的工作损耗，同时经过若干个GOA单元后，CLKB的波形延迟更严重，PD点电压信号产生严重的衰减，从而影响显示画面的品质。综上所示，现有技术提供的移位寄存器，增加了移位寄存器的工作损耗，使ro点电压信号产生严重衰减，且降低了其工作的稳定性。
技术实现思路
本专利技术实施例提供了一种移位寄存器及阵列基板栅极驱动装置，用以降低移位寄存器的工作损耗，减小第二下拉节点电压信号的衰减，从而提高其工作的稳定性。本专利技术实施例提供了一种移位寄存器，其中相同的移位寄存器单元多级连接，该移位寄存器单元包括:输入模块、输出模块、复位模块、第一上拉模块、第二上拉模块、第一下拉模块、第二下拉模块、控制模块和保持模块；其中，输入模块，响应于输入信号，用于将第一时钟信号电压提供给上拉节点，其中，上拉节点为输入模块的输出节点；输出模块，响应于上拉节点，用于将第二时钟信号电压提供给输出端子；复位模块，响应于复位信号，用于将电源负极电压提供给上拉节点和输出端子；第一上拉模块，响应于第一时钟信号，用于将第一时钟信号电压提供给第一下拉节点，其中，第一下拉节点为第一上拉模块的输出节点；第二上拉模块，响应于第一下拉节点电压信号，用于将第一时钟信号电压提供给第二下拉节点，其中，第二下拉节点为第二上拉模块的输出节点；第一下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第一下拉节点；第二下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第二下拉节点；控制模块，响应于第二时钟信号，用于将电源负极电压提供给第一下拉节点；保持模块，响应于第一时钟信号和第二下拉节点，用于将电源负极电压提供给输出端子。由于本专利技术实施例提供的移位寄存器，降低了每个移位寄存器单元中的工作损耗，减小了第二下拉节点电压信号的衰减，从而提高了每个移位寄存器单元工作的稳定性。较佳地，所述输入模块，包括:第一薄膜晶体管，其栅极连接输入信号端，源极连接第一时钟信号端，漏极作为输入模块的输出节点，即作为上拉节点；第一电容，连接于第一薄膜晶体管的漏极和第一时钟信号端之间。较佳地，所述输出模块，包括:第二薄膜晶体管，其栅极连接上拉节点，源极连接第二时钟信号端，漏极连接输出端子；第二电容，连接于上拉节点和输出端子之间。较佳地，所述复位模块，包括:第三薄膜晶体管，其栅极连接复位信号，其源极连接上拉节点，其漏极连接电源负极电压端；第四薄膜晶体管，其栅极连接复位信号，其源极连接输出端子，其漏极连接电源负极电压端。较佳地，所述第一上拉模块，包括:第五薄膜晶体管，其栅极和源极连接第一时钟信号端，漏极作为第一上拉模块的输出节点，即作为第一下拉节点。较佳地，所述第二上拉模块，包括:第六薄膜晶体管，其栅极连接第一下拉节点，源极连接第一时钟信号端，漏极作为第二上拉模块的输出节点，即作为第二下拉节点。较佳地，所述第一下拉模块，包括:第七薄膜晶体管，其栅极连接上拉节点，源极连接电源负极电压端，漏极连接第一下拉节点。较佳地，所述第二下拉模块，包括:第八薄膜晶体管，其栅极连接上拉节点，源极连接第二下拉节点，漏极连接电源负极电压端。较佳地，所述控制模块，包括:第九薄膜晶体管，其栅极连接第二时钟信号端，源极连接电源负极电压端，漏极连接第一下拉节点。控制模块用于控制第二上拉模块，使得第六薄膜晶体管立即关断，防止保持模块中的薄膜晶体管的栅极直接与第一时钟信号相连，减小了信号的衰减和延迟。较佳地，所述保持模块，包括:第十薄膜晶体管，其栅极连接第二下拉节点，源极连接上拉节点，漏极连接电源负极电压端；第十一薄膜晶体管，其栅极连接第二下拉节点，源极连接输出端子，漏极连接电源负极电压端；第十二薄膜晶体管，其栅极连接第一时钟信号端，源极连接输出端子，漏极连接电源负极电压端。本专利技术实施例提供了一种阵列基板栅极驱动装置，该阵列基板栅极驱动装置包括级联的如本专利技术实施例提供的任一移位寄存器。【附图说明】图1为现有技术提供的一种移位寄存器的结构示意图；图2为本专利技术实施例提供的一种移位寄存器的结构示意图；图3为本专利技术实施例提供的移位寄存器的控制信号时序图；图4为本专利技术实施例提供的一种阵列基板栅极驱动装置结构示意图。【具体实施方式】下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，并不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供了一种移位寄存器及阵列基板栅极驱动装置，用以降低移位寄存器的工作损耗，减小信号的衰减，从而提高其工作的稳定性。需要说明的是，本专利技术实施例中第一时钟信号CLKl相当于现有技术中CLKB时钟信号，第二时钟信号CLK2相当于现有技术中CLK时钟信号，电源负极提供的电压VSS为低电平，本专利技术实施例中提到的薄膜晶体管TFT均为N型TFT，且所有TFT的栅极电压为高电平时导通，低电平时断开。本专利技术实施例中的移位寄存器是针对现有技术中提供的非晶硅工艺下的移位寄存器的改进，CLKU CLK2为高频方波信号，高电平是液晶阵列栅极高压信号，低电平是VSS电压。实施例一参见图2，本专利技术实施例提供的一种移位寄存器，其中相同的移位寄存器单元多级连接，该移位寄存器单元包括:输入模块201，响应于输入信号INTPUT，用于将第一时钟信号电压CLKl提供给上拉节点PU点，其中，上拉节点为输入模块的当前第1页1 2 3 本文档来自技高网...
【技术保护点】
一种移位寄存器，其中相同的移位寄存器单元多级连接，其特征在于，该移位寄存器单元包括：输入模块、输出模块、复位模块、第一上拉模块、第二上拉模块、第一下拉模块、第二下拉模块、控制模块和保持模块；其中，输入模块，响应于输入信号，用于将第一时钟信号电压提供给上拉节点，其中，上拉节点为输入模块的输出节点；输出模块，响应于上拉节点，用于将第二时钟信号电压提供给输出端子；复位模块，响应于复位信号，用于将电源负极电压提供给上拉节点和输出端子；第一上拉模块，响应于第一时钟信号，用于将第一时钟信号电压提供给第一下拉节点，其中，第一下拉节点为第一上拉模块的输出节点；第二上拉模块，响应于第一下拉节点电压信号，用于将第一时钟信号电压提供给第二下拉节点，其中，第二下拉节点为第二上拉模块的输出节点；第一下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第一下拉节点；第二下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第二下拉节点；控制模块，响应于第二时钟信号，用于将电源负极电压提供给第一下拉节点；保持模块，响应于第一时钟信号和第二下拉节点，用于将电源负极电压提供给输出端子。
【技术特征摘要】
【专利技术属性】
技术研发人员：王峥，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方显示技术有限公司，
类型：发明
国别省市：北京;11
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