本实用新型专利技术提供一种沟槽MOSFET器件，所述器件包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其中：所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度。由于器件工作时反型层形成于沟槽栅表面，较深的终端区沟槽结构可以延长反型层的长度，使得终端区沟槽结构周围的耗尽程度更高，从而有助于提升中压MOSFET终端区的耐压能力。
【技术实现步骤摘要】
本技术属于电子器件领域，涉及一种沟槽MOSFET器件。
技术介绍
对于通常用在电力电子系统和电源管理中的半导体器件而言，功率金属氧化物半导体场效应晶体管 MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor)，或绝缘栅场效应晶体管，被广泛引入。沟槽型功率MOSFET是继MOSFET之后新发展起来的高效、功率开关器件，它采用沟槽型栅极结构场效应管，它不仅继承了 MOS场效应管输入阻抗高(多108Ω)、驱动电流小(0.1yA左右)的优点，还具有耐压高、工作电流大、输出功率高、跨导线性好、开关速度快等优良特性。正是由于它将电子管与功率晶体管的优点集于一身，因此在开关电源、逆变器、电压放大器、功率放大器等电路中获得广泛应用。因此，高击穿电压、大电流、低导通电阻是功率MOSFET的最为关键的指标。但是对功率MOSFET来说，几乎不可以同时获得高击穿电压和低导通电阻，从而达到在大电流工作时较小的功耗的目的，需要在击穿电压和导通电阻两个指标上互相妥协。为了尽可能优化器件结构达到较高的击穿电压和低导通电阻的目的，分裂栅沟槽功率场效应管(Split Gate M0SFET)应运而生。其主要是通过在沟槽下部集成一个与源极短接的屏蔽栅的场板效应来提高击穿电压。因此，在相同击穿电压的要求下，可以通过增大硅外延层的掺杂浓度来降低功率MOSFET的导通电阻，从而降低大电流工作时的功耗。如今，功率器件的元胞区已经能够通过设计使其达到较高的耐压水平，但是在实际的生产过程中，还需要考虑晶体管的边缘区域，对于垂直器件来说，一个芯片的边缘部分的元胞除了要承受垂直方向上的电压外还要承受水平方向上的电压，因此器件的终端边缘区域成为制约整个器件击穿电压的一个不可忽视的因素。因此，提供一种新的沟槽MOSFET器件，以提高中压MOSFET终端区的耐压能力，从而提高晶体管的整体耐压能力，成为本领域技术人员亟待解决的一个重要技术问题。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种沟槽MOSFET器件，用于解决现有技术中沟槽MOSFET器件的终端区耐压能力不高的问题。为实现上述目的及其他相关目的，本技术提供一种沟槽MOSFET器件，包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其中:所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度。可选地，所述终端区沟槽结构的深度比所述元胞区沟槽结构的深度大0.2?2 μ m0可选地，所述终端区沟槽结构包括形成于沟槽内表面的沟槽氧化层及填充于沟槽内的多晶硅层。可选地，所述沟槽氧化层的厚度范围是2000?6000埃。可选地，所述元胞区沟槽结构包括形成于沟槽内表面的栅氧化层及填充于沟槽内的多晶硅层。可选地，所述元胞区沟槽结构为分裂栅，包括屏蔽栅及形成于所述屏蔽栅上方的控制栅，所述屏蔽栅与所述控制栅之间通过绝缘层隔离。可选地，在靠近终端区的若干元胞区沟槽结构中，至少一个元胞区沟槽结构的深度等于所述终端区沟槽结构的深度。可选地，所述终端区沟槽结构的深度范围是3?6 μπι。如上所述，本技术的沟槽MOSFET器件，具有以下有益效果:(1)本技术的沟槽MOSFET器件中，所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度，由于器件工作时反型层形成于沟槽栅表面，较深的终端区沟槽结构可以延长反型层的长度，使得终端区沟槽结构周围的耗尽程度更高，从而有助于提升中压M0SFET( > 150V)终端区的耐压能力；(2)终端区沟槽结构的沟槽氧化层采用厚氧化层(2000?6000埃)，可以进一步提高终端区耐压能力；(3)元胞区沟槽结构既可采用常规的沟槽栅结构，也可以采用耐压能力更高的分裂栅结构，从而满足不同的性能要求。【附图说明】图1显示为本技术的沟槽MOSFET器件在实施例一中的结构剖视图。图2显示为本技术的沟槽MOSFET器件在实施例二中的结构剖视图。图3显示为本技术的沟槽MOSFET器件于实施例三中的制作工艺流程图。图4显示为在N型重掺杂衬底上形成N型轻掺杂外延层的示意图。图5显示为实施例三中在N型轻掺杂外延层上形成一硬掩膜层，并在硬掩膜层中形成开口的示意图。图6显示为实施例三中在硬掩膜层表面形成覆盖元胞区的掩蔽层，并对位于终端区的N型轻掺杂外延层往下刻蚀预设深度的示意图。图7显示为对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽的示意图。图8显示为本技术的沟槽MOSFET器件于实施例四中的制作工艺流程图。图9显示为实施例四中在N型轻掺杂外延层上形成一硬掩膜层，并在硬掩膜层中形成若干开口的示意图。图10显示为实施例四中在硬掩膜层表面形成覆盖元胞区的掩蔽层，并将位于终端区的开口底部残留的硬掩膜层去除的示意图。图11显示为本技术的沟槽MOSFET器件于实施例五中的制作工艺流程图。图12显示为实施例五中在N型轻掺杂外延层上形成一硬掩膜层，并在所述硬掩膜层中形成若干元胞区开口及终端区开口的示意图。元件标号说明SI ?S5 步骤I元胞区II终端区IN型重掺杂衬底2N型轻掺杂外延层3元胞区沟槽结构31栅氧化层32，42多晶硅层33屏蔽栅34控制栅35绝缘层4终端区沟槽结构41沟槽氧化层5硬掩膜层6开口7掩蔽层8元胞区沟槽9终端区沟槽10元胞区开口11终端区开口W1元胞区开口的宽度W2终端区开口的宽度【具体实施方式】以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，遂图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。实施例一本技术提供一种沟槽MOSFET器件，请参阅图1，显示为该器件的结构剖视图，包括N型重掺杂衬底I及形成于所述N型重掺杂衬底I上的N型轻掺杂外延层2 ;所述N型轻掺杂外延层2中形成有若干元胞区沟槽结构3及若干终端区沟槽结构4，其中:所述终端区沟槽结构4的深度大于所述元胞区沟槽结构3的深度。所述元胞区沟槽结构3位于沟槽MOSFET器件的元胞区I，所述终端区沟槽结构4位于沟槽MOSFET器件的终端区II。具体的，所述N型重掺杂衬底I作为沟槽MOSFET器当前第1页1 2 3 本文档来自技高网...
【技术保护点】
一种沟槽MOSFET器件，包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其特征在于：所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度。
【技术特征摘要】
【专利技术属性】
技术研发人员：白玉明，刘锋，张海涛，
申请(专利权)人：无锡同方微电子有限公司，
类型：新型
国别省市：江苏;32
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