半导体布置中的多重深度蚀刻制造技术

本发明专利技术提供了一种半导体布置以及用于形成这种半导体布置的技术。执行蚀刻步骤以在半导体布置的平面区上方形成第一蚀刻区。第一蚀刻区暴露平面结构，诸如，在半导体制造期间用于对准的对准掩模。蚀刻步骤在半导体布置的半导体鳍部区的上方形成第二蚀刻区。在一个实施例中，蚀刻步骤在半导体鳍部区中形成第一沟槽、第一鳍部小块和第一柱形件，其中，在半导体鳍部区的半导体衬底中形成第一沟槽。在第一沟槽、第一鳍部小块和第一柱形件中的至少一个的上方形成多深度STI结构。

【技术实现步骤摘要】

本专利技术总体涉及半导体，更具体地，涉及半导体布置以及形成半导体布置的技术。
技术介绍
诸如FinFET晶体管的晶体管包括源极区、漏极区以及位于源极区和漏极区之间的沟道区。对于FinFET晶体管，沟道区被形成为鳍结构。该晶体管包括控制沟道区的栅极区以操作晶体管。栅极区形成在沟道区的一个或多个表面周围，由于3D栅极区域控制晶体管，因此沟道区对栅极区的控制得以增强。半导体器件（诸如FinFET晶体管）的制造涉及用于图案化（诸如光刻）的一个或多个掩模。对准掩模用于将一个或多个掩模与半导体器件的一层或多层对准。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体布置，包括：半导体衬底；平面区，设置在半导体衬底上方，平面区包括平面结构；以及半导体鳍部区，设置在半导体衬底上方；该半导体鳍部区包括：第一鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间，第一鳍部小块的第一小块高度小于第一组半导体鳍部内的第一鳍部的第一鳍高；和第一沟槽，形成在半导体衬底内，第一沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。优选地，半导体鳍部区包括：第二沟槽，形成在半导体衬底内，第二沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。优选地，第一鳍部小块形成在第一沟槽和第二沟槽之间。优选地，半导体鳍部区包括：第二鳍部小块，形成在第一沟槽和第二沟槽之间。优选地，平面结构包括：对准掩模。<br>优选地，半导体鳍部区包括：第二鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间。优选地，半导体鳍部区包括：第一柱形件，形成在第一组半导体鳍部和第一沟槽之间。优选地，第一柱形件具有大于第一小块高度的第一柱形件高度。优选地，第一柱形件具有小于第一组半导体鳍部内的第一鳍部的第一鳍高的第一柱形件高度。优选地，第一沟槽的第一沟槽深度小于第一组半导体鳍部内的第一鳍部的第一鳍高。优选地，半导体鳍部区包括：STI层，形成在第一鳍部小块上方。根据本专利技术的另一方面，提供了一种半导体布置，包括：半导体衬底；以及半导体鳍部区，设置在半导体衬底上方，该半导体鳍部区包括：第一鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间；和第一柱形件，形成在第一组半导体鳍部和第一鳍部小块之间，第一柱形件具有大于第一鳍部小块的第一小块高度的第一柱形件高度。优选地，半导体鳍部区包括：第一沟槽，形成在半导体衬底内，第一沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。优选地，半导体鳍部区包括：第二沟槽，形成在半导体衬底内，第二沟槽形成在第一组半导体鳍部和第二组半导体鳍部之间。优选地，第一小块高度小于第一组半导体鳍部内的第一鳍部的第一鳍高。优选地，半导体布置包括：浅沟槽隔离层，形成在半导体鳍部区上方；栅极氧化层，形成在第一组半导体鳍部和第二组半导体鳍部上方；以及第一栅极结构，形成在栅极氧化层上方，第一栅极结构形成在第一组半导体鳍部内的第一鳍部上方。优选地，第一柱形件的高度小于第一组半导体鳍部内的第一鳍部的第一鳍高。优选地，第一沟槽的第一沟槽深度小于第一组半导体鳍部内的第一鳍部的第一鳍高。根据本专利技术的又一方面，提供了一种用于形成半导体布置的方法，包括：在半导体衬底上方形成平面区，平面区包括平面结构；在半导体衬底上方形成半导体鳍部区；在平面区和半导体鳍部区上方形成底层；以及执行蚀刻步骤以穿过底层，执行该蚀刻步骤包括：在半导体鳍部区的半导体衬底内形成第一沟槽。优选地，执行蚀刻步骤包括：去除包括在半导体鳍部区内的半导体鳍部的一部分以形成第一鳍部小块。附图说明图1是示出了根据一些实施例的形成半导体布置的方法的流程图。图2是根据一些实施例的半导体布置的示图。图3是根据一些实施例的包括底层的半导体布置的示图。图4是根据一些实施例的第一蚀刻的示图。图5是根据一些实施例的第二蚀刻的示图。图6A是根据一些实施例的半导体布置的示图。图6B是根据一些实施例的半导体布置的示图。图6C是根据一些实施例的半导体布置的示图。图6D是根据一些实施例的半导体布置的浅沟槽隔离（STI）层的示图。图6E是根据一些实施例的半导体布置的一个或多个栅极结构的示图。图6F是根据一些实施例的半导体布置的立体图。图7是根据一些实施例的半导体布置的立体图。具体实施方式现在结合附图来描述要求保护的主题，其中，在本专利技术中，相似的参考标号通常用于代表相似的元件。在下面的说明书中，出于解释说明的目的，阐述了很多具体细节以理解要求保护的主题。然而，显而易见的是，在没有这些具体细节的情况下，可以实践要求保护的主题。在其他情况下，为了方便描述要求保护的主题，以框图的形式示出了结构和器件。本专利技术提供了一种或多种半导体布置和用于形成这种半导体布置的一种或多种技术。在一个实施例中，半导体布置与一个或多个FinFET器件相对应。半导体布置包括半导体鳍部区。半导体鳍部区包括用作一个或多个FinFET器件的沟道的一个或多个鳍部。半导体布置包括包含平面结构的平面区。在一个实施例中，平面结构包括在制造期间用于对准目的的对准掩模。在制造期间，蚀刻一个或多个层以暴露用于对准的平面结构或暴露半导体鳍部区中用于形成STI的部分。由于半导体布置上的表面形貌的差异，产生了蚀刻的差异。因为未蚀刻掉材料以充分暴露对准掩模，所以与平面区和半导体鳍部区相关的蚀刻上的差异引起套刻（OVL）对准问题。在一个实施例中，在半导体鳍部区中实现了介于约1000A和约1400A之间的鳍部蚀刻区深度，而在平面区中实现了介于约1800A和约2200A之间的平面蚀刻区深度。然而，即使平面蚀刻区深度大于鳍蚀刻区深度，但是由于半导体布置的表面形貌的差异，至少一些材料保留在对准掩模上方，从而未将对准掩模充分暴露以用于对准目的。因此，如本专利技术所提供的，执行蚀刻工序以暴露平面结构并且在半导体鳍部区内形成用于形成STI的多深度蚀刻区。图1中示出了形成半导体布置的方法100，并且图2至图7中示出了通过这种方法形成的一个或多个半导体布置。如图2的实施例200所示，半导体布置202包括平面区，平面区包括形成在的半导体布置202的衬底204（诸如，硅衬底）上方的平面结构226。在一个实施例中，平面结构226包括用于制造期间的对准（诸如，图案掩膜的对准）的对准掩模或覆盖掩模。半导体布置202包括半导体鳍部区206。本文档来自技高网...

【技术保护点】
一种半导体布置，包括：半导体衬底；平面区，设置在所述半导体衬底上方，所述平面区包括平面结构；以及半导体鳍部区，设置在所述半导体衬底上方；所述半导体鳍部区包括：第一鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍部之间，所述第一鳍部小块的第一小块高度小于所述第一组半导体鳍部内的第一鳍部的第一鳍高；和第一沟槽，形成在所述半导体衬底内，所述第一沟槽形成在所述第一组半导体鳍部和所述第二组半导体鳍部之间。

【技术特征摘要】
2013.09.12 US 14/024,8851.一种半导体布置，包括：
半导体衬底；
平面区，设置在所述半导体衬底上方，所述平面区包括平面结构；以
及
半导体鳍部区，设置在所述半导体衬底上方；
所述半导体鳍部区包括：
第一鳍部小块，形成在第一组半导体鳍部和第二组半导体鳍
部之间，所述第一鳍部小块的第一小块高度小于所述第一组半导体鳍部内
的第一鳍部的第一鳍高；和
第一沟槽，形成在所述半导体衬底内，所述第一沟槽形成在
所述第一组半导体鳍部和所述第二组半导体鳍部之间。
2.根据权利要求1所述的半导体布置，所述半导体鳍部区包括：
第二沟槽，形成在所述半导体衬底内，所述第二沟槽形成在所述第一
组半导体鳍部和所述第二组半导体鳍部之间。
3.根据权利要求2所述的半导体布置，所述第一鳍部小块形成在所述
第一沟槽和所述第二沟槽之间。
4.根据权利要求3所述的半导体布置，所述半导体鳍部区包括：
第二鳍部小块，形成在所述第一沟槽和所述第二沟槽之间。
5.根据权利要求1所述的半导体布置，所述平面结构包括：
对准掩模。
6.根据权...

【专利技术属性】
技术研发人员：江宗育，陈巨轩，陈光鑫，赵信隆，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71