具有凹陷顶面的源极/漏极应力源制造技术

本发明专利技术提供了一种具有源极/漏极应力源的集成电路结构，包括：栅叠件，位于半导体衬底上方；以及硅锗区，延伸至半导体衬底内并且与栅叠件邻近。硅锗区具有顶面，并且顶面的中心部分从顶面的边缘部分凹陷从而形成凹槽。边缘部分位于中心部分的相对两侧。本发明专利技术还提供了一种形成该具有源极/漏极应力源的集成电路结构的方法。

【技术实现步骤摘要】
具有凹陷顶面的源极/漏极应力源
本专利技术总体涉及半导体领域，更具体地，涉及金属氧化物半导体（MOS)器件。
技术介绍
金属氧化物半导体（MOS)器件是集成电路的关键部件。MOS器件的性能影响了MOS 器件所在的整个集成电路的性能。因此，已经研究了用于改进MOS器件的性能的方法。
技术实现思路
根据本专利技术的一个方面，提供了一种集成电路结构，包括：半导体衬底；第一栅叠 件，位于半导体衬底上方；以及第一硅锗区，延伸至半导体衬底内并且与第一栅叠件邻近， 其中，第一硅锗区包括第一顶面，并且第一顶面的中心部分从第一顶面的边缘部分凹陷从 而形成凹槽，并且边缘部分位于中心部分的相对两侧。 优选地，该集成电路结构还包括：位于第一硅锗区上方的硅盖，其中，硅盖与第一 顶面物理接触。 优选地，该集成电路结构还包括：第二栅叠件，位于半导体衬底上方；第二开口， 延伸至半导体衬底内，其中，第二开口与第二栅叠件邻近；以及第二硅锗区，位于第二开口 中，其中，第二硅锗区包括第二顶面，并且第二顶面不具有凹陷的中心部分。 优选地，第一硅锗区位于第一栅叠件和第三栅叠件之间，而在第一栅叠件和第三 栅叠件之间没有附加的栅叠件，第二硅锗区位于第二栅叠件和第四栅叠件之间，而在第二 栅叠件和第四栅叠件之间没有附加的栅叠件，并且第一栅叠件和第三栅叠件之间的第一距 离大于第二栅叠件和第四栅叠件之间的第二距离。 优选地，第一硅锗区位于具有第一宽度的第一有源区中，而第二硅锗区位于具有 小于第一宽度的第二宽度的第二有源区中，并且在平行于第一栅叠件和第二栅叠件的纵向 的方向上分别测得第一宽度和第二宽度。 优选地，凹槽的深度介于约Inm至约IOnm的范围内。 优选地，第一顶面的中心部分包括两个向相反方向倾斜的基本平坦的部分。 根据本专利技术的另一方面，提供了一种集成电路结构，包括：半导体衬底；第一金属 氧化物半导体（MOS)晶体管，包括：第一栅叠件，位于半导体衬底的上方；和第一硅锗区，延 伸至半导体衬底内并且与第一栅叠件邻近，其中，第一硅锗区包括第一顶面，并且第一顶面 的中心部分从第一顶面的边缘部分凹陷从而形成凹槽,并且边缘部分位于中心部分的相对 两侧；以及第二MOS晶体管，包括：第二栅叠件，位于半导体衬底的上方；和第二硅锗区，延 伸至半导体衬底内并且与第二栅叠件邻近，其中，第二硅锗区包括第二顶面，并且第二顶面 不具有凹陷的中心部分。 优选地，该集成电路结构还包括：第一娃盖，位于第一顶面的上方并且与第一顶面 接触；以及第二硅盖，位于第二顶面的上方并且与第二顶面接触，其中，第一硅盖和第二硅 盖的锗百分比相同且小于第一硅锗区和第二硅锗区的锗百分比。 优选地，凹槽的纵向平行于第一栅叠件的纵向。 优选地，凹槽的深度介于约Inm至约IOnm的范围内。 优选地，第一顶面的中心部分包括基本平直而且倾斜的部分，并且基本平直而且 倾斜的部分与半导体衬底的主顶面形成介于约5度至约45度的范围内的角度。 优选地，第一顶面高于第一栅叠件和半导体衬底的主顶面之间的界面，并且第二 顶面高于第二栅叠件和半导体衬底的主顶面之间的界面。 优选地，第一硅锗区位于第一栅叠件和第三栅叠件之间，而在第一栅叠件和第三 栅叠件之间没有附加的栅叠件，第二硅锗区位于第二栅叠件和第四栅叠件之间，而在第二 栅叠件和第四栅叠件之间没有附加的栅叠件，并且第一栅叠件和第三栅叠件之间的第一距 离大于lOOnm，而第二栅叠件和第四栅叠件之间的第二距离小于100nm。 优选地，第一硅锗区位于具有大于300nm的第一宽度的第一有源区中，而第二硅 锗区位于具有小于300nm的第二宽度的第二有源区中，并且在平行于第一栅叠件和第二栅 叠件的纵向的方向上分别测得第一宽度和第二宽度。 根据本专利技术的又一方面，提供了一种方法，包括：在半导体衬底上方形成第一栅叠 件；形成延伸至半导体衬底内的第一开口，其中，第一开口位于第一栅叠件的一侧上并且与 第一栅叠件邻近；以及实施外延以在第一开口中生长第一硅锗区，其中，第一硅锗区包括第 一顶面，并且第一顶面的中心部分凹陷而低于第一顶面的边缘部分从而形成凹槽，并且边 缘部分位于中心部分的相对两侧。 优选地，该方法还包括：在半导体衬底上方形成第二栅叠件； 形成延伸至半导体衬底内的第二开口，其中，第二开口位于第二栅叠件的一侧；以 及在第二开口中生长第二硅锗区，其中，第二硅锗区包括第二顶面，并且第二顶面在相应的 中心区处没有凹槽。 优选地，同时实施生长第一硅锗区和生长第二硅锗区。 优选地，该方法还包括：形成硅盖，硅盖位于第一硅锗区的第一顶面的上方并且与 第一硅锗区的第一顶面接触，其中，硅盖的锗百分比小于第一硅锗区的锗百分比。 优选地，该方法还包括：在形成硅盖之后，实施硅化以使硅盖硅化。 【附图说明】 为了更充分地理解实施例及其优势，现结合附图参考以下描述，其中： 图IA至图9是根据一些示例性实施例的在制造金属氧化物半导体（MOS)器件的 中间阶段的截面图和顶视图。 【具体实施方式】 下面详细地讨论了本专利技术的实施例的制造和使用。然而，应该理解，实施例提供了 许多能够在各种具体环境中实现的可应用的概念。所讨论的具体实施例是说明性的，但不 限制本专利技术的范围。 在过去的几十年间，半导体器件（例如，金属氧化物半导体（MOS)器件）的尺寸和 内在部件的减小已经使集成电路的速度、性能、集成度和每单位功能的成本得到不断的改 进。根据MOS器件的设计以及MOS器件的内在特性之一，调节MOS器件中位于栅极下面并 且介于源极和漏极之间的沟道区的长度改变了与沟道区相关联的电阻，从而影响MOS器件 的性能。更具体地，假设其他参数保持相对不变，缩短沟道区的长度减小了MOS器件的源 极-漏极电阻，这样在当向MOS器件的栅极施加足够的电压时，可增大源极和漏极之间的电 流。 为了进一步增强MOS器件的性能，可将应力引入到MOS器件的沟道区中以提高载 流子迁移率。通常，期望在η型M0S(NM0S）器件的沟道区中诱发源极至漏极方向上的拉 伸应力，而在P型M0S( PM0S）器件的沟道区中诱发源极至漏极方向上的压缩应力。 -种用于向PMOS器件的沟道区施加压缩应力的有效方法是在源极和漏极区中生 长SiGe应力源（stressor)。这种方法通常包括以下步骤：在半导体衬底上形成栅叠件； 在栅叠件的侧壁上形成间隔件；沿着栅极间隔件在硅衬底中形成凹槽；在凹槽中外延生长 SiGe应力源；以及退火。由于SiGe的晶格常数大于硅的晶格常数，所以在退火之后SiGe膨 胀，并且向位于源极SiGe应力源和漏极SiGe应力源之间的沟道区施加压缩应力。 根据各个示例性实施例，提供了一种用于形成具有应力源的金属氧化物半导体 (MOS)器件的工艺。示出了形成MOS器件的中间阶段。讨论了实施例的变化。贯穿各个视 图和说明性实施例，类似的参考符号用于表示类似的元件。 图IA示出了衬底20,衬底20是晶圆10的一部分。衬底20包括器件区100中的 第一部分和器件区200中的第二部分。衬底20可以是诸如硅衬底的块体半导体衬底，或者 本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：半导体衬底；第一栅叠件，位于所述半导体衬底上方；以及第一硅锗区，延伸至所述半导体衬底内并且与所述第一栅叠件邻近，其中，所述第一硅锗区包括第一顶面，并且所述第一顶面的中心部分从所述第一顶面的边缘部分凹陷从而形成凹槽，并且所述边缘部分位于所述中心部分的相对两侧。

【技术特征摘要】
2013.09.03 US 14/017,0621. 一种集成电路结构，包括： 半导体衬底； 第一栅叠件，位于所述半导体衬底上方；以及 第一硅锗区，延伸至所述半导体衬底内并且与所述第一栅叠件邻近，其中，所述第一硅 锗区包括第一顶面，并且所述第一顶面的中心部分从所述第一顶面的边缘部分凹陷从而形 成凹槽，并且所述边缘部分位于所述中心部分的相对两侧。2. 根据权利要求1所述的集成电路结构，还包括：位于所述第一硅锗区上方的硅盖，其 中，所述硅盖与所述第一顶面物理接触。3. 根据权利要求1所述的集成电路结构，还包括： 第二栅叠件，位于所述半导体衬底上方； 第二开口，延伸至所述半导体衬底内，其中，所述第二开口与所述第二栅叠件邻近；以 及 第二硅锗区，位于所述第二开口中，其中，所述第二硅锗区包括第二顶面，并且所述第 二顶面不具有凹陷的中心部分。4. 根据权利要求3所述的集成电路结构，其中，所述第一硅锗区位于所述第一栅叠件 和第三栅叠件之间，而在所述第一栅叠件和所述第三栅叠件之间没有附加的栅叠件，所述 第二硅锗区位于所述第二栅叠件和第四栅叠件之间，而在所述第二栅叠件和所述第四栅叠 件之间没有附加的栅叠件，并且所述第一栅叠件和所述第三栅叠件之间的第一距离大于所 述第二栅叠件和所述第四栅叠件之间的第二距离。5. 根据权利要求3所述的集成电路结构，其中，所述第一硅锗区位于具有第一宽度的 第一有源区中，而所述第二硅锗区位于具有小于所述第一宽度的第二宽度的第二有源区 中，并且在平行于所述第一栅叠件和所述第二栅叠件的纵向的方向上分别测得所述第一宽 度和所述第二宽...

【专利技术属性】
技术研发人员：李昆穆，郭紫微，宋学昌，李启弘，李资良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71