具有不同厚度的栅极氧化层的制造方法技术

本发明专利技术提供了一种具有不同厚度的栅极氧化层的制造方法，包括：提供具有隔离结构的半导体衬底，其上具有第一区域与第二区域；在所述半导体衬底表面形成硅层；对所述硅层进行氧化，形成第一栅极氧化层；去除第二区域的第一栅极氧化层，暴露出半导体衬底表面；在所述第二区域暴露出的半导体衬底表面形成第二栅极氧化层。本发明专利技术通过在半导体衬底上沉积硅层，对硅层进行氧化形成第一栅极氧化层，再刻蚀掉第二区域的第一栅极氧化层，避免直接刻蚀由半导体衬底氧化形成的第一栅极氧化层而破坏第二区域AA区的圆化顶角，提高第二栅极氧化层的可靠性，从而提高半导体器件的性能。

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，特别涉及一种。
技术介绍
随着半导体制造技术的飞速发展，半导体器件日益具有更快的运算速度、更大的数据存储量以及更多的功能。功率器件是集成电路中较为常见的器件之一，其制造工艺具有高度的可重复性和可控制性。功率器件可以包括大功率的NMOS管(NM0SFET，N型金属氧化物场效应晶体管)和PMOS管(PM0SFET，P型金属氧化物场效应晶体管)。随着半导体制造工艺进入深亚微米技术节点，功率器件的体积不断缩小，制造集成度越来越高，在各种超大规模存储和逻辑集成电路中得到日益广泛的应用。 功率器件由半导体衬底中形成的源级和漏极以及一导电的栅极组成，其中，源级和漏极位于沟道区两侧的衬底中，在沟道上方衬底表面形成栅极氧化层和栅极。功率器件的阈值电压上限主要与栅极氧化层可承受的击穿电压有关，此电压主要取决与栅极氧化层的厚度。由于不同用途的功率器件在不同阈值电压下工作，因此实际应用的功率器件应有不同的栅极氧化层厚度，以适应在不同阈值电压下工作的需要。 目前在同一芯片上的电路设计中大多包括逻辑电路和存储电路，前者显然应该具有较薄的栅极氧化层，而后者则应具有较厚的栅极氧化层。甚至于闪存(flash memory)，为满足穿隧氧化层的需求，亦需要具有不同厚度的栅极氧化层。 在source driver器件中，也会经常用到不同的栅极电压,需要不同厚度的栅极氧化层，于是，在一个芯片上生长不同厚度的栅极氧化层成了一项非常迫切的发展任务。 图1A?ID为现有技术中，具有不同厚度的栅极氧化层制造方法的各步骤结构示意图。如图1A?ID所示,包括以下步骤: 步骤01:在半导体衬底100上形成隔离结构101，所述半导体衬底包含高压区I与低压区2，再以热氧化法在半导体衬底100表面形成一层厚栅极氧化层102，如图1A所示。 步骤02:在所述厚栅极氧化层102的表面涂覆光刻胶103，并进行曝光与显影，暴露所述低压区2,如图1B所示。 步骤03:通过刻蚀去除半导体衬底100低压区2上的厚栅极氧化层102，如图1C所示，暴露出半导体衬底100。 步骤04:在所述低压区2暴露出半导体衬底100的表面形成薄栅极氧化层104，如图1D所示，可以采用热氧化的方法，最终形成不同厚度的栅极氧化层102与104。 但是由于在制作低栅极氧化层104时需要刻蚀掉低压区2上的厚栅极氧化层102，而厚栅氧化层102是通过对半导体衬底100进行热氧化得到的，刻蚀厚栅极氧化层会刻蚀掉原有的低压有效显示区域(Active Area, AA区)的圆化顶角，刻蚀之后的顶角平滑度下降，影响后续生成的薄栅极氧化层的可靠性，从而影响最终半导体器件的性能。
技术实现思路
本专利技术提供了一种，以解决现有技术中对由半导体衬底氧化得到的厚栅极氧化层进行刻蚀，会破坏原有低压AA区的圆化顶角的问题。 本专利技术提供的，包括: 提供具有隔离结构的半导体衬底，其上具有第一区域与第二区域； 在所述半导体衬底表面形成娃层； 对所述硅层进行氧化，形成第一栅极氧化层； 去除第二区域的第一栅极氧化层，暴露出半导体衬底表面； 在所述第二区域暴露出的半导体衬底表面形成第二栅极氧化层。 进一步的，所述硅层为多晶硅层或外延硅层。 进一步的，所述硅层被全部氧化。 [0021 ] 进一步的，所述硅层的厚度决定第一栅极氧化层的厚度。 进一步的，所述第一栅极氧化层是以热氧化法形成的。 进一步的，采用湿刻刻蚀去除所述第二区域的第一栅极氧化层。 进一步的，所述湿法刻蚀采用氢氟酸或热磷酸。 进一步的，所述第二栅极氧化层以热氧化法形成。 进一步的，所述第一栅极氧化层的厚度大于第二栅极氧化层。 与现有技术相比，本专利技术具有以下优点: 1、本专利技术通过在半导体衬底上沉积硅层，对硅层进行氧化形成第一栅极氧化层，再刻蚀掉第二区域的第一栅极氧化层，避免直接刻蚀由半导体衬底氧化形成的第一栅极氧化层而破坏第二区域AA区的圆化顶角，提高第二栅极氧化层的可靠性，从而提高半导体器件的性能； 2、沉积的硅层在第一区域形成第一栅极氧化层，在第二区域被刻蚀掉，不会对后续的工艺制程造成影响。 【附图说明】 图1A?ID是现有技术中具有不同厚度的栅极氧化层制造方法的各步骤结构示意图。 图2为本专利技术一实施例所提供的流程图。 图3A?3E为本专利技术一实施例所提供的具有不同厚度的栅极氧化层制造方法的各步骤结构示意图。 【具体实施方式】 以下结合附图和具体实施例对本专利技术提出的做进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚，需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。 图2为本专利技术一实施例所提供的流程图，如图2所示，本专利技术提出的一种，包括以下步骤: 步骤SOl:提供具有隔离结构的半导体衬底，其上具有第一区域与第二区域； 步骤S02:在所述半导体衬底表面形成娃层； 步骤S03:对所述硅层进行氧化，形成第一栅极氧化层； 步骤S04:去除第二区域的第一栅极氧化层，暴露出半导体衬底表面； 步骤S05:在所述第二区域暴露出的半导体衬底表面形成第二栅极氧化层。 图3A?3E为本专利技术一实施例提供的具有不同厚度的栅极氧化层制造方法的各步骤结构示意图，请参考图2所示，并结合图3A?图3E，详细说明本专利技术提出的: 步骤SOl:提供具有隔离结构201的半导体衬底200，其上具有第一区域10与第二区域20，如图3A所示。 在本实施例中所述半导体衬底200可以是硅衬底、锗硅衬底或绝缘体上硅(SOI)，或本领域技术人员公知的其他半导体衬底。 隔离结构201可以是以LOCOS法形成的场氧化层，或是浅沟道隔离结构，以隔离不同的组件区。本实施例中，隔离结构201用于隔离第一区域10与第二区域20，第一区域10为厚栅极氧化层区域，第二区域20为薄栅极氧化层区域。在其他实施例中，可以包含多个隔离结构以及多个不同的区域。 步骤S02:在所述半导体衬底200表面形成硅层202，如图3B所示。 所述硅层202为多晶硅层、外延硅层或本领域技术人员公知的其他硅层。在后续工艺中所述硅层202被氧化形成第一栅极氧化层，硅层202的厚度直接决定后续形成的第一栅极氧化层的厚度，因此根据需要的第一栅极氧化层的厚度来确定硅层202的厚度。 步骤S03:对所述硅层202进行氧化，形成第一栅极氧化层203，如图3C所示。 本实施例中，采用热氧化法形成第一栅极氧化层203，氧化的深度即为第一栅极氧化层203的厚度。其中，为了便于工艺实施，硅层202之下的半导体衬底200可以被稍微氧化，但是不能过多，否则无法凸显本专利技术的有益效果。并且硅层202必须全部氧化，避免残留的硅层202对半导体器件的性能造成影响。所述硅层202被全部氧化但对半导体衬底200无影响为最佳状态。 所述隔离结构201上方覆盖的第一栅极氧化层203可以作为隔离结构201的一部分，起到隔离作用。 步骤S04:去除第二区域20的第一栅极氧化层203，暴露出半导体衬底200表面，如图3D所示。 在第一栅极氧化层203的表面涂覆光刻胶(图中未本文档来自技高网...

【技术保护点】
一种具有不同厚度的栅极氧化层的制造方法，其特征在于，包括：提供具有隔离结构的半导体衬底，其上具有第一区域与第二区域；在所述半导体衬底表面形成硅层；对所述硅层进行氧化，形成第一栅极氧化层；去除第二区域的第一栅极氧化层，暴露出半导体衬底表面；在所述第二区域暴露出的半导体衬底表面形成第二栅极氧化层。

【技术特征摘要】
1.一种具有不同厚度的栅极氧化层的制造方法，其特征在于，包括: 提供具有隔离结构的半导体衬底，其上具有第一区域与第二区域； 在所述半导体衬底表面形成硅层； 对所述硅层进行氧化，形成第一栅极氧化层； 去除第二区域的第一栅极氧化层，暴露出半导体衬底表面； 在所述第二区域暴露出的半导体衬底表面形成第二栅极氧化层。2.如权利要求1所述的具有不同厚度的栅极氧化层的制造方法，其特征在于，所述硅层为多晶娃层或外延娃层。3.如权利要求2所述的具有不同厚度的栅极氧化层的制造方法，其特征在于，所述硅层被全部氧化。4.如权利要求3所述的具有不同厚度的栅极氧化层的制造方法，其特征在于，所...

【专利技术属性】
技术研发人员：朱岩岩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31