半导体装置制造方法及图纸

得到一种能够降低制造成本，能够使动作稳定化的半导体装置。在填埋氧化膜(2)上设有活性硅层(3)。活性硅层具有低压区域(4)、高压区域(5)及连接区域(6)。沟槽隔离部(7)将低压区域、高压区域及连接区域彼此绝缘隔离。在低压区域设有低电位信号处理电路(8)，在高压区域设有高电位信号处理电路(9)。电容(15、17)设置在连接区域上，将交流信号从低电位信号处理电路传送至高电位信号处理电路。电容具有与低电位信号处理电路连接的低电位电极(15a、17a)和与高电位信号处理电路连接的高电位电极(15b、17b)。低电位电极和高电位电极分别具有层叠的多个配线层，两者的配线层彼此的侧壁相对而进行电容耦合。

【技术实现步骤摘要】
半导体装置
本专利技术涉及一种半导体装置，该半导体装置对被施加数百伏特高电压的电力用半导体元件进行控制。
技术介绍
作为对被施加数百伏特高电压的电力用半导体元件进行控制的半导体装置的一种，其具有低电位信号处理电路和高电位信号处理电路，通过将两者经由电容进行连接，利用交流电场实现产生高电位差的电路之间的信号传送。在现有的这种半导体装置中，低电位信号处理电路和高电位信号处理电路分别形成在低压侧和高压侧各自的芯片处。电容由在高压侧芯片上形成的层间绝缘膜和位于该层间绝缘膜上下方的电极构成。低电位信号处理电路与电容通过导线进行连接(例如，参照专利文献1)。专利文献1：美国专利第6873065号说明书通常，作为层间绝缘膜而通过CVD方法等在低温下形成硅氧化膜，因此与场氧化膜等热氧化膜相比，相同膜厚情况下的绝缘耐量较弱。因此，需要在芯片上形成可以承受低压侧与高压侧的电位差的厚层间绝缘膜。例如，为了得到与光耦合器相同的4.0kVrms的绝缘耐压，需要使层间绝缘膜的膜厚大于或等于15μm。如果层间绝缘膜变厚则电容降低，因此为了获得所希望的电容，必须增大电极的面积，芯片的面积会增大。另外，必须准备与所要求的耐压性对应地变更层间绝缘膜膜厚的工艺。此外，在低压侧和高压侧需要2个芯片。因此，存在制造成本较高的问题。另一方面，进行低压侧芯片与高压侧芯片之间的信号传送的导线长度随着芯片的间隔变长。在通常的装配技术中芯片的间隔需要为大于或等于1mm。因此，导线的长度需要大于或等于该长度，通常为2mm～5mm。这与在IC芯片内部形成配线相比长出大于或等于1个数量级，因此，在导线之间产生的配线间电容、寄生电感变大，容易引起串扰、噪声的产生，容易进行错误动作。另外，导线受到来自外部的电磁噪声干扰，容易产生错误信号，使得动作不稳定。
技术实现思路
本专利技术就是为了解决上述课题而提出的，其目的在于得到一种能够降低制造成本，能够使动作稳定化的半导体装置。本专利技术所涉及的半导体装置，其特征在于，具有：衬底，其具有绝缘层；半导体层，其设置在所述绝缘层上，具有低压区域、高压区域以及连接区域；第1沟槽隔离部，其将所述低压区域、所述高压区域以及所述连接区域彼此绝缘隔离；低电位信号处理电路，其设置在所述低压区域，处理输入的第1信号并输出第2交流信号；高电位信号处理电路，其设置在所述高压区域，在比所述低电位信号处理电路高的电位下进行动作，处理所述第2交流信号并输出第3信号；以及电容，其设置在所述连接区域上，将所述第2交流信号从所述低电位信号处理电路传送至所述高电位信号处理电路，所述电容具有与所述低电位信号处理电路连接的低电位电极和与所述高电位信号处理电路连接的高电位电极，所述低电位电极具有层叠的多个第1配线层，所述高电位电极具有层叠的多个第2配线层，所述多个第1配线层与所述多个第2配线层彼此的侧壁相对而进行电容耦合。专利技术的效果通过本专利技术，能够降低制造成本，能够将动作稳定化。附图说明图1是表示本专利技术的实施方式1所涉及的半导体装置的俯视图。图2是沿图1的I-II线的剖视图。图3是表示本专利技术的实施方式1所涉及的电容的俯视图。图4是沿图3的I-II线的剖视图。图5是表示本专利技术的实施方式2所涉及的半导体装置的俯视图。图6是表示本专利技术的实施方式3所涉及的半导体装置的俯视图。图7是表示一重沟槽隔离部(a)和4重沟槽隔离部(b)的各自构造，以及各自构造中电压分布和电场强度分布的图。图8是表示本专利技术的实施方式4所涉及的半导体装置的俯视图。图9是表示本专利技术的实施方式5所涉及的电容的俯视图。图10是表示本专利技术的实施方式6所涉及的电容的剖视图。图11是表示本专利技术的实施方式7所涉及的电容的俯视图。图12是放大图11虚线所包围部分的俯视图。图13是表示本专利技术的实施方式8所涉及的电容的俯视图。图14是沿图13的I-II线的剖面图。图15是表示本专利技术的实施方式9所涉及的电容的俯视图。图16是表示本专利技术的实施方式10所涉及的半导体装置的俯视图。图17是放大图16的装置外周部的俯视图。图18是沿图17的I-II线的剖面图。图19是沿图17的III-IV线的剖面图。图20是沿图17的V-VI线的剖面图。图21是沿图17的VII-VIII线的剖面图。图22是表示对比例所涉及的半导体装置的俯视图。图23是将本专利技术的实施方式11所涉及的半导体装置的外周部放大的俯视图。图24是沿图23的I-II线的剖视图。图25是沿图23的III-IV线的剖视图。图26是沿图23的V-VI线的剖视图。图27是表示本专利技术的实施方式12所涉及的半导体装置的剖视图。图28是表示本专利技术的实施方式13所涉及的电容的剖视图。标号的说明1支撑衬底，2填埋氧化膜(绝缘层)，3活性硅层(半导体层)，4低压区域，5高压区域，6连接区域，7沟槽隔离部(第1沟槽隔离部)，8低电位信号处理电路，9高电位信号处理电路，14表面保护膜，15电容(第1电容)，15a低电位电极(第1低电位电极)，15b高电位电极(第1高电位电极)，17电容(第2电容)，17a低电位电极(第2低电位电极)，17b高电位电极(第2高电位电极)，20a～20e配线层(第1配线层)，21a～21d导体部(第1导体部)，22a～22e配线层(第2配线层)，23a～23d导体部(第2导体部)，25沟槽隔离部(第2沟槽隔离部)，26屏蔽电极，27角部，28切口，29沟槽隔离部(第3沟槽隔离部)，30沟槽隔离部(第4沟槽隔离部)，31电极构造，32沟槽隔离部(第5沟槽隔离部)，33表面保护膜(第1表面保护膜)，34表面保护膜(第2表面保护膜)具体实施方式参照附图，对本专利技术的实施方式所涉及的半导体装置进行说明。有时对相同或相对应的构成要素标注相同的标号而省略重复的说明。实施方式1图1是表示本专利技术的实施方式1所涉及的半导体装置的俯视图。图2是沿图1的I-II线的剖视图。例如，在由单晶硅构成的支撑衬底1的上表面侧设置有填埋氧化膜2，在填埋氧化膜2上设置有活性硅层3。由该些支撑衬底1、填埋氧化膜2以及活性硅层3构成SOI(SiliconOnInsulator)衬底。活性硅层3具有低压区域4、高压区域5以及连接区域6。连接区域6配置在低压区域4与高压区域5之间。沟槽隔离部7将低压区域4、高压区域5以及连接区域6彼此电气绝缘隔离。低电位信号处理电路8设置在低压区域4中，例如处理从外部输入的第1信号而输出第2交流信号。高电位信号处理电路9设置在高压区域5中，在比低电位信号处理电路8高的电位下进行动作，处理第2交流信号而输出为了驱动外部的电力用半导体元件(例如IGBT或功率MOSFET等)的第3信号。低电位信号处理电路8的焊盘10与导线11进行接合，与外部电路进行电气连接。高电位信号处理电路9的焊盘12与导线13进行接合，与外部的电力用半导体元件进行电气连接。表面保护膜14覆盖芯片的表面，在焊盘10、12的部分形成有开口。电容(电容器)15、17设置在连接区域6上，将第2交流信号从低电位信号处理电路8传送到高电位信号处理电路9。电容15是低电位电极15a与高电位电极15b相对而形成的电极对，其中，低电位电极15a经由配线16a与低电位信号处理电路8连接，高电位电极15b经由配线16b与高电位信号处本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具有：衬底，其具有绝缘层；半导体层，其设置在所述绝缘层上，具有低压区域、高压区域以及连接区域；第1沟槽隔离部，其将所述低压区域、所述高压区域以及所述连接区域彼此绝缘隔离；低电位信号处理电路，其设置在所述低压区域，处理输入的第1信号并输出第2交流信号；高电位信号处理电路，其设置在所述高压区域，在比所述低电位信号处理电路高的电位下进行动作，处理所述第2交流信号并输出第3信号；以及电容，其设置在所述连接区域上，将所述第2交流信号从所述低电位信号处理电路传送至所述高电位信号处理电路，所述电容具有与所述低电位信号处理电路连接的低电位电极和与所述高电位信号处理电路连接的高电位电极，所述低电位电极具有层叠的多个第1配线层，所述高电位电极具有层叠的多个第2配线层，所述多个第1配线层与所述多个第2配线层彼此的侧壁相对而进行电容耦合。

【技术特征摘要】
2013.08.29 JP 2013-1781441.一种半导体装置，其特征在于，具有：衬底，其具有绝缘层；半导体层，其设置在所述绝缘层上，具有低压区域、高压区域以及连接区域；第1沟槽隔离部，其将所述低压区域、所述高压区域以及所述连接区域彼此绝缘隔离；低电位信号处理电路，其设置在所述低压区域，处理输入的第1信号并输出第2交流信号；高电位信号处理电路，其设置在所述高压区域，在比所述低电位信号处理电路高的电位下进行动作，处理所述第2交流信号并输出第3信号；以及电容，其设置在所述连接区域上，将所述第2交流信号从所述低电位信号处理电路传送至所述高电位信号处理电路，所述电容具有与所述低电位信号处理电路连接的低电位电极和与所述高电位信号处理电路连接的高电位电极，所述低电位电极具有层叠的多个第1配线层，所述高电位电极具有层叠的多个第2配线层，所述多个第1配线层与所述多个第2配线层彼此的侧壁相对而进行电容耦合。2.根据权利要求1所述的半导体装置，其特征在于，所述第1沟槽隔离部完全地包围所述低压区域、所述高压区域以及所述连接区域各自的周围。3.根据权利要求1或2所述的半导体装置，其特征在于，在俯视时，所述第1沟槽隔离部具有多重化的多个沟槽隔离部。4.根据权利要求3所述的半导体装置，其特征在于，还具有第2沟槽隔离部，该第2沟槽隔离部将在相邻的所述沟槽隔离部之间配置的所述半导体层绝缘分割为多个区域。5.根据权利要求1或2所述的半导体装置，其特征在于，所述低电位电极和所述高电位电极在俯视时分别为具有多个齿的梳状，所述低电位电极和所述高电位电极中一方的电极的齿在俯视时在3个方向上被另一方的电极包围。6.根据权利要求1或2所述的半导体装置，其特征在于，所述低电位电极具有相互分离的第1以及第2低电位电极，所述高电位电极具有相互分离的第1以及第2高电位电极，所述第1低电位电极与所述第1高电位电极构成第1电容，所述第2低电位电极与所述第2高电位电极构成第2电容，在所述第1电容与所述第2电容之间配置有与固定电位连接的屏蔽电极。7.根据权利要求1或2所述的半导体装置，其特征在于，所述低电位电极具有将相邻的所述第1配线层相互连接的第1导体部，所述高电位电极具有将相邻的...

【专利技术属性】
技术研发人员：清水和宏，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP