半导体设置及其制造方法技术

本申请公开了一种半导体设置及其制造方法。一示例设置可以包括：衬底；以及鳍，所述鳍包括在衬底上依次形成的第一部分和第二部分，所述第一部分和第二部分整体上呈T形，其中，第二部分在与第一部分相对应的区域处具有减小的厚度。

【技术实现步骤摘要】
半导体设置及其制造方法
本公开涉及半导体领域，更具体地，涉及一种包括鳍(fin)结构的半导体设置及其制造方法。
技术介绍
随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍式场效应晶体管)。FinFET包括在衬底上竖直形成的鳍，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。图1(a)示出了一种常规的鳍结构，且图1(b)示出了以图1(a)所示的鳍结构为基础的FinFET。如图1(a)所示，可以在衬底101上形成鳍102。在图1(a)所示的示例中，鳍102与衬底101为一体。另外，如图1(b)所示，FinFET可以包括在衬底101上形成的与鳍102交叉的栅堆叠。例如，栅堆叠可以包括栅介质层103和栅导体层104。另外，栅堆叠两侧可以形成有侧墙(spacer)105。为了隔离栅堆叠和衬底，衬底上可以形成有隔离层(未示出)，栅堆叠形成于该隔离层之上。另外，图2(a)示出了另一种常规的鳍结构，且图2(b)示出了以图2(a)所示的鳍结构为基础的FinFET。如图2(a)所示，可以在衬底201上形成鳍202，该鳍202整体上呈T形。此外，如图2(b)所示，FinFET可以包括在衬底201上形成的与鳍202交叉的栅堆叠。例如，栅堆叠可以包括栅介质层203和栅导体层204。另外，栅堆叠两侧可以形成有侧墙(spacer)205。相比于图1(b)所示的FinFET，图2(b)所示的FinFET可以改善器件底部的亚阈值特性。然而，在T形鳍的两个分支相交之处，例如图2(b)中箭头所指区域，由于距离栅极较远，从而亚阈值区域性能欠佳。
技术实现思路
本公开的目的至少部分地在于提供一种半导体设置及其制造方法。根据本公开的一个方面，提供了一种半导体设置，包括：衬底；以及鳍，所述鳍包括在衬底上依次形成的第一部分和第二部分，所述第一部分和第二部分整体上呈T形，其中，第二部分在与第一部分相对应的区域处具有减小的厚度。根据本公开的另一方面，提供了一种制造半导体设置的方法，包括：在衬底上依次形成第一半导体层和第二半导体层的堆叠；对第二半导体层进行构图，使第二半导体层中的一部分具有减小的厚度；以及对第一半导体层进行构图，使得构图后的第一半导体层和构图后的第二半导体层整体上呈T形，且构图后的第一半导体层与第二半导体层中厚度减小的所述部分相对。根据本公开的示例性实施例，鳍整体上呈T形，从而可以呈现良好的亚阈值特性。此外，由于鳍的第二部分(至少)在与鳍的第一部分相对应的区域处具有减小的厚度，从而可以获得更好的短沟道效应控制。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1(a)是示出了常规鳍结构的一示例的透视图，图1(b)是示出了以图1(a)所示的鳍结构为基础的示例FinFET的透视图；图2(a)是示出了常规鳍结构的另一示例的透视图，图2(b)是示出了以图2(a)所示的鳍结构为基础的另一示例FinFET的透视图；图3(a)是示出了根据本公开实施例的包括鳍结构的半导体设置的透视图，图3(b)是示出了以图3(a)所示的鳍结构为基础的示例FinFET的透视图；图4-9是示出了根据本公开另一实施例的制造包括鳍结构的半导体设置的流程中多个阶段的示意图；图10-14是示出了根据本公开又一实施例的制造包括鳍结构的半导体设置的流程中多个阶段的示意图；图15是示出了根据本公开再一实施例的半导体设置的示意图。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开的实施例，提供了一种半导体设置。该半导体设置可以包括在衬底上形成的鳍(fin)结构。该鳍结构整体上呈T形，从而例如可以包括相交的第一部分和第二部分，以分别构成“T”的第一分支(例如，竖直延伸部分)和第二分支(例如，横向延伸部分)。这种T形鳍结构有助于改善亚阈值特性。鳍的第二部分可以在与第一部分相对应的区域处具有减小的厚度。通常，第一部分可以基本上对准于第二部分的中部。因此，第二部分可以在其中部具有减小的厚度。这种减小的厚度可以各种方式实现。例如，厚度可以从端部向着中部具有阶跃变化，或者可以逐渐变化。根据一有利示例，第二部分在与第一部分相反一侧的表面向着中部逐渐凹入。这种形式的第二部分便于制作。例如，这可以通过第二部分的半导体材料本身的晶面来形成这种厚度变化。具体地，例如衬底的表面可以为(100)取向，而第二部分在与第一部分相反一侧的表面可以包括{111}晶面。根据一示例，第一部分和第二部分可以包括相对于彼此具有刻蚀选择性的材料，从而可以方便地对它们进行分别构图，以形成所需的形状。根据本公开的一些示例，半导体设置可以如下来制作。例如，可以在衬底上依次形成第一半导体层和第二半导体层的堆叠。可以对第一半导体层和第二半导体层分别进行构图来形成T形鳍结构，例如，可以将第二半导体层构图为对应于T形的横向延伸部分，而将第一半导体层厚度为对应于T形的竖直延伸部分。另外，第二半导体层进一步形成为在与第一部分相对应的区域处具有减小的厚度。根据一示例，第二半导体层的构图例如可以如下进行。具体地，可以先在衬底上形成一保护层，用以在对第二半导体层构图的过程中例如保护衬底和第一半导体层。该保护层可以被平坦化以露出第二半导体层。然后，可以对第二半导体层进行湿法刻蚀。这种湿法刻蚀例如可以停止于第二半导体层的{111}晶面，从而相对于例如(100)取向的衬底表面可以形成从端部向着中部厚度逐渐减小的形状。根据另一示例，第二半导体层的构图例如可以如下进行。具体地，同样可以先在衬底上形成一保护层。该保护层可以被平坦化以露出第二半导体层。接着，可以对第二半导体层进行选择性刻蚀，以使其相对于保护层凹入。可以在凹入的第二半导体层上，在保护层的侧壁上形成侧墙(spacer)。之后，可以对侧墙和第二半导体层两者一起进行各向异性刻蚀，例如反应离子刻蚀(RIE)。在侧墙被去除时，由于第二半导体层中部未被侧墙覆盖，从而被刻蚀最多；而在两端，由于侧墙的存在，从而刻蚀较少。因此，可以形成中部相对于端部厚度减小的形状。在如上所述对第二半导体层进行构图之后，可以去除保护层，然后对第一半导体层进行构图。例如，可以对第一半导体层进行选择性刻蚀，使其本文档来自技高网...

【技术保护点】
一种半导体设置，包括：衬底；以及鳍，所述鳍包括在衬底上依次形成的第一部分和第二部分，所述第一部分和第二部分整体上呈T形，其中，第二部分在与第一部分相对应的区域处具有减小的厚度。

【技术特征摘要】
1.一种半导体设置，包括：衬底；以及鳍，所述鳍包括在衬底上依次形成的第一部分和第二部分，所述第一部分和第二部分整体上呈T形，所述第一部分构成“T”形的竖直延伸部分，其底部与衬底相接触；所述第二部分构成“T”形的横向延伸部分；并且所述第二部分的底面与第一部分的顶面共面；其中，第二部分在与第一部分相对应的区域处具有减小的厚度。2.根据权利要求1所述的半导体设置，其中，第一部分大致与第二部分的中部对准，第二部分在与第一部分相反一侧的表面向着中部逐渐凹入。3.根据权利要求2所述的半导体设置，其中，衬底的表面为(100)取向，第二部分在与第一部分相反一侧的表面包括{111}晶面。4.根据权利要求1所述的半导体设置，其中，衬底包括Si，第一部分包括SiGe，第二部分包括Si。5.根据权利要求1所述的半导体设置，还包括：在衬底上形成的与鳍交叉的栅堆叠。6.一种制造半导体设置的方法，包括：在衬底上依次形成第一半导体层和第二半导体层的堆叠；对第二半导体层背对第一半导体一侧的表面进行构图，使第二半导体层中的一部分具有减小的厚度；以及对第一半导体层进行构图，使得构图后的第一半导体层...

【专利技术属性】
技术研发人员：尹海洲，张珂珂，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11