超结半导体器件及制造方法技术

一种用于制造超结半导体器件的方法，包括在n掺杂半导体主体中形成沟槽，并形成加衬沟槽的底侧和侧壁的第一p掺杂半导体层。该方法还包括通过电化学蚀刻去除第一p掺杂半导体层在沟槽的底侧和侧壁的一部分，并且填充该沟槽。

【技术实现步骤摘要】
【专利摘要】一种用于制造超结半导体器件的方法，包括在n掺杂半导体主体中形成沟槽，并形成加衬沟槽的底侧和侧壁的第一p掺杂半导体层。该方法还包括通过电化学蚀刻去除第一p掺杂半导体层在沟槽的底侧和侧壁的一部分，并且填充该沟槽。【专利说明】
技术介绍
诸如超结(SJ)半导体器件的半导体器件，例如SJ绝缘栅场效应晶体管(SJIGFET)，是基于半导体主体中的η-和P-掺杂区域的相互空间电荷补偿，这允许低特定于区域的导通状态电阻RmX A和诸如源极和漏极的负载终端之间的高击穿电压Vbr之间的改进的折衷。在SJ半导体器件中，诸如雪崩产生、电感性负载的开关或宇宙辐射的操作条件期间的鲁棒性，取决于电场分布和制造公差。 因此，需要改进超结半导体器件关于器件稳定性的制造方法，并提供一种具有改进的器件鲁棒性的超结半导体器件。
技术实现思路
根据一个实施例，一种用于制造超结半导体器件的方法包括在第一导电类型的半导体主体中形成沟槽。该方法还包括形成不同于第一导电类型的第二导电类型的加衬(lining)沟槽侧壁和底侧的第一半导体层，它。该方法还包括通过电化学蚀刻去除第一半导体层在沟槽侧壁和底侧的一部分，并且填充沟槽。 根据另一个实施例，超结半导体器件包括超结结构，其包括具有相对侧壁的第二导电类型的第一U形半导体层以及底侧。第一U形半导体层的每一个相对侧壁邻接互补的第一导电类型的补偿区域。第一U形半导体层的底侧邻接第一导电类型的半导体主体部分。超结半导体器件还包括填充材料，其填充第一U形半导体层的内部区域。 根据另一个实施例，超结半导体器件包括超结结构，其包括第二导电类型的第一 U形半导体层。该超结半导体器件还包括填充材料，其填充第一U形半导体层的内部区域。超结半导体器件还包括互补的第一导电类型的补偿区域。至少第一导电类型的半导体区域和第二导电类型的半导体区域的一对被设置在第一U形半导体层和补偿区域之间。 阅读以下详细说明书和查看附图之后，本领域的技术人员将认识到额外的特征和优点。 【专利附图】【附图说明】 所包括的附图用于提供对本专利技术的进一步理解，并被并入且构成本说明书的一部分。附图示出了本专利技术的实施例，并与说明书一起用来解释本专利技术的原理。本专利技术的其它实施例和预期优点将会是明显的，它们通过参考以下详细说明书变得更好理解。 图1是半导体主体部分的示意性横截面图，用于展示根据一个实施例的制造半导体器件的方法。 图2示出了图1的半导体主体部分在η掺杂半导体主体中形成沟槽之后的实施例。 图3示出了图2的半导体主体部分在形成加衬沟槽底侧和侧壁的P掺杂半导体层之后的实施例。 图4示出了图3的半导体主体部分在通过电化学蚀刻去除第一半导体层在沟槽的底侧和侧壁处的P掺杂半导体层的一部分的实施例。 图5示出了图4的半导体主体部分在填充沟槽之后的示意性横截面图的实施例。 图6示出了超结半导体器件的一个实施例，其包括具有U形半导体补偿层的超结结构。 图7是半导体主体部分的示意性横截面图，用于展示从图3所示的半导体主体的顶侧和从沟槽底侧去除P掺杂半导体层之后的超结半导体器件的制造方法的另一实施例。 图8示出了图7的半导体主体部分在加衬沟槽底侧和侧壁之后以及利用第二 η掺杂半导体层来加衬半导体主体部分的顶侧的实施例。 图9示出了图8的半导体主体部分在形成加衬沟槽的底侧和侧壁的第三P掺杂半导体层之后的实施例。 图10示出了图9的半导体主体部分在通过电化学蚀刻去除沟槽的底侧和侧壁处的第三P掺杂半导体层的一部分的实施例。 图11示出了图10的半导体主体部分在填充沟槽之后的实施例。 图12示出了超结半导体器件的一个实施例，其包括具有U形半导体补偿层和具有不同宽度的隔开的漂移区的超结结构。 图13示出了超结半导体器件的一个实施例，其包括具有U形半导体补偿层和两种类型的漂移区的超结结构，其中两种类型的漂移区中所形成的栅极沟槽的数量不同。 图14示出了超结半导体器件的一个实施例，其包括具有U形半导体补偿层、具有不同宽度的隔开的漂移区以及等间距隔开的栅极沟槽的超结结构。 图15是半导体主体部分的示意性横截面图，用于展示在形成加衬图2所示的半导体主体部分的底侧和侧壁的第一 P掺杂子层之后的超结半导体器件的制造方法的另一实施例。 图16是图15的半导体主体部分在第一 P掺杂子层上形成第二 P掺杂子层之后的示意性横截面图。 【具体实施方式】 在以下详细说明书中，参考附图，这些附图形成了说明书的一部分，其中作为说明示出了可以实施本专利技术的具体实施例。应该理解，可以使用其他实施例并且可以进行结构或逻辑上的改变，而不偏离本专利技术的范围。例如，一个实施例中所说明或描述的特征可用于或与其它实施例结合以产生又一个实施例。本专利技术意图包括这些修改和变化。使用特定语言描述了这些示例，但不应该被理解为限制所附的权利要求的范围。附图不是成比例的，仅仅是为了说明的目的。为了清楚起见，如果没有另外说明的话，相同的元件在不同附图中被标以对应的标号。 术语“具有”、“含有”、“包括”、“包含”等是开放性的，这些术语表示存在所述的结构、元件或特征，但不排额外的元件或特征。冠词“一”、“一个”和“所述”意图包括复数以及单数，除非上下文另外清楚地指出。 术语“电连接”描述了一种电连接元件之间的永久低欧姆连接，例如相关元件之间的直接接触或者通过金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适配用于信号传输的一个或多个中间元件可以设置在电耦合元件之间，例如可被控制以临时提供第一状态的低欧姆连接和第二状态的高欧姆电解耦的元件。 附图中通过在掺杂类型“η”或“p”旁边指示和“ + ”示出了相对掺杂浓度。例如，“η—”表示掺杂浓度低于所述“η”掺杂区域的掺杂浓度，而“η+”表示掺杂区域高于“η”掺杂区域的掺杂浓度。相同的相对掺杂浓度的掺杂区域并不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。 图1至5示出了根据一个实施例的在超结半导体器件制造期间处于不同过程阶段的半导体主体104的一部分的示意性横截面图。 参照图1的示意性横截面图，提供了半导体主体104作为基底材料，所述半导体主体104包括η+掺杂的半导体衬底140及在其上形成的η掺杂的半导体层142。所述η掺杂的半导体层142可以例如通过外延生长形成，并且可以包括具有不同掺杂浓度的一层或多层。例如，η掺杂的半导体层142可以包括邻接η.掺杂的半导体衬底140的底座的η掺杂半导体层，并且可以进一步包括邻接该底座层的η掺杂漂移层。 该η+掺杂的半导体衬底140可以是单晶半导体材料，例如硅(Si)、碳化硅(SiC)、锗(Ge)、锗化硅(SiGe)、氮化镓(GaN)或砷化镓(GaAs)。半导体主体104的第一和第二侧之间的距离范围可为例如20 μ m和300 μ m之间。垂直于所述第一和第二侧限定了竖直方向，并且正交于垂直方向的方向是横向方向。选择η掺杂半导体层142的厚度d时可以考虑在超结半导体器件的操作模式中吸收阻断电压的体积的目标厚度。η掺杂半导体层142中的掺杂剂浓度可以对应于超结半导体器件的η掺杂漂移区中的目标掺杂剂浓度。当在例如外延本文档来自技高网...

【技术保护点】
一种用于制造超结半导体器件的方法，所述方法包括：在第一导电类型的半导体主体中形成沟槽；形成不同于所述第一导电类型的第二导电类型的对所述沟槽的底侧和侧壁加衬的第一半导体层；通过电化学蚀刻去除所述第一半导体层在所述沟槽的所述底侧和所述侧壁的一部分；以及填充所述沟槽。

【技术特征摘要】
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【专利技术属性】
技术研发人员：H·韦伯，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利;AT