金属栅电极等效功函数调节方法技术

公开了一种对金属栅电极的等效功函数进行调节的方法。该方法包括：形成至少包括金属功函数层的金属栅电极配置；以及对金属栅电极配置中的至少一层进行等离子体处理。这样，可以对金属栅电极的等效功函数进行相对灵活地调节。

【技术实现步骤摘要】
【专利摘要】公开了一种对金属栅电极的等效功函数进行调节的方法。该方法包括：形成至少包括金属功函数层的金属栅电极配置；以及对金属栅电极配置中的至少一层进行等离子体处理。这样，可以对金属栅电极的等效功函数进行相对灵活地调节。【专利说明】
本公开涉及半导体领域，更具体地，涉及一种对金属栅电极的等效功函数进行调 节的方法。
技术介绍
随着大规模集成电路的晶体管特征尺寸的不断缩小，高K栅介质/金属栅结构逐 渐替代传统的二氧化硅/多晶硅栅结构。为了适应器件的多阈值要求，一般采用双金属栅 结构的设计。即，NM0SFET和PM0SFET采用具有不同功函数的金属性材料，从而其金属栅电 极的等效功函数分别接近于硅衬底的导带边（?4. 2eV)和价带边（?5.IeV)。 希望能够更加有效地调节金属栅电极的等效功函数。特别是，在后栅工艺中，存在 高K栅介质/金属栅结构的填充问题以及金属栅材料的选择限制等。有效的调节金属栅电 极的等效功函数成为了高K栅介质/金属栅工程的重点和难点。
技术实现思路
本公开的目的至少部分地在于提供一种对金属栅电极的等效功函数进行调节的 方法。 根据本公开的一个方面，提供了一种对金属栅电极的等效功函数进行调节的方 法。该方法可以包括形成至少包括金属功函数层的金属栅电极配置，以及对金属栅电极配 置中的至少一层进行等离子体处理。 该方法还可以包括选择等离子体处理的条件，以实现所需的等效功函数。等离子 体处理的条件可以包括等离子体功率、等离子体处理时间、等离子体处理气氛及压强中的 一项或多项。例如，等离子体功率为约IOW至约1000W，等离子体处理时间为约1秒至约30 分钟，等离子体处理气氛包括约1 : 50至约50 : 1的乂 ：H2等，等离子体处理气体压强 为约Itorr至lOOtorr。 另外，金属栅电极配置还可以包括栅介质层保护层、刻蚀停止层、阻挡层和吸氧金 属层中的一个或多个。在这种情况下，对金属栅电极配置进行等离子体处理可以包括：对金 属栅电极配置中的任意一层或多层进行等离子体处理。 金属栅电极配置可以形成在衬底上设置的栅介质层上，栅介质层可以包括高K材 料。栅介质层与衬底之间可以存在界面层。 另外，可以形成多个金属栅电极配置。在这种情况下，该方法还可以包括：对所 述多个金属栅电极配置中的一部分进行等离子体处理，而对另一部分则不进行等离子体处 理。 根据本公开的示例性实施例，对单层或多层的金属栅电极配置中的任意一层或多 层进行等离子体处理，可以有效调节金属栅电极配置的等效功函数，并因此可以实现半导 体器件的多阈值调节。 【专利附图】【附图说明】 toon] 通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和 优点将更为清楚，在附图中： 图1-6是示出了根据本公开实施例的方法的简略示意图； 图7-8是示出了根据本公开另一实施例的方法的简略示意图；以及 图9是示出了一示例测试结果的曲线图。 贯穿附图，相同的附图标记可以表示相同的部件。 【具体实施方式】 以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性 的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以 避免不必要地混淆本公开的概念。 在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制 的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的 各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制 造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同 形状、大小、相对位置的区域/层。 在本公开的上下文中，当将一层/元件称作位于另一层/元件"上"时，该层/元 件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一 种朝向中一层/元件位于另一层/元件"上"，那么当调转朝向时，该层/元件可以位于该另 一层/元件"下"。 根据本公开的实施例，提供了一种对金属栅电极的等效功函数进行调节的方 法。具体地，可以对金属栅电极配置中的任意一层或多层进行等离子体处理（plasma treatment)。通过改变等离子体处理的条件，例如，等离子体功率、等离子体处理时间、等 离子体处理气氛及压强等中的一项或多项，可以实现对金属栅电极的等效功函数的有效调 节。 根据本公开的实施例，金属栅电极配置至少包括金属功函数层（metal workfunctionlayer),并可以包括其他附加层，例如栅介质层保护层（cappinglayer)、刻 蚀停止层（etchstoplayer)、阻挡层（barrierlayer)和吸氧金属层（scavenginglayer) 中的一个或多个。该附加层或这些附加层在CMOS集成工艺中特别有利。金属栅电极配置中 的任意一层或多层在形成（例如，通过淀积）之后，可以向其施加等离子体，从而经受等离 子体处理。这种等离子体处理会导致金属栅电极配置在整体上表现出的等效功函数得到调 节。在对金属栅电极配置中的多层进行等离子体处理的情况下，可以在这多层中每一层形 成之后逐一施加等离子体，或者在多层中的若干层或全部层形成之后一起施加等离子体。 在集成电路的制造中，可以对某些器件的金属栅电极配置进行等离子体处理，而 对其余器件的金属栅电极配置不进行等离子体处理。在进行等离子体处理的器件中，可以 选择不同的等离子体处理条件。这样，可以实现器件的多阈值调节。 本公开可以各种形式呈现，以下将描述其中一些示例。 如图1所示，提供衬底1000。衬底1000可以是各种形式的合适衬底，例如体半 导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底（SOI)等。在此，以体硅衬底及硅系材料为 例进行描述。但是需要指出的是，本公开不限于此。 在衬底1000上，例如通过淀积，可以依次形成牺牲栅介质层1018和牺牲栅导体层 1020。牺牲栅介质层1018可以包括氧化物（例如，SiO2),牺牲栅导体层1020可以包括多 晶娃。 之后，如图2所示，例如通过光刻，可以将牺牲栅介质层1018和牺牲栅导体层1020 构图为牺牲栅堆叠。可以牺牲栅堆叠为掩模，进行晕圈（halo)和延伸区（extension)注入。 然后，可以在栅堆叠两侧，形成侧墙1016。例如，侧墙1016可以通过在衬底上共形淀积一 层氮化物（例如氮化硅），并对该氮化物层进行选择性刻蚀如反应离子刻蚀（RIE)来形成。 随后，可以栅堆叠和侧墙1016为掩模，进行源/漏注入。还可以进行退火处理，以激活注入 的离子，并形成源/漏区。 然后，如图3所示，可以在图2所示的结构上形成层间电介质层1022。例如，可以 通过淀积氧化物，然后进行平坦化如化学机械抛光（CMP)来形成层间电介质层1022。在平 坦化时，可以侧墙1016为停止点，从而可以露出牺牲栅堆叠。 接下来，如图4所示，可以通本文档来自技高网...

【技术保护点】
一种对金属栅电极的等效功函数进行调节的方法，包括：形成至少包括金属功函数层的金属栅电极配置；以及对金属栅电极配置中的至少一层进行等离子体处理。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨红，王文武，闫江，罗维春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11