半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及半导体装置及其制造方法。所述半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置在第一SiC外延层上，且含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；n型第一SiC区域及第二SiC区域，其设置在第二SiC外延层的表面；栅绝缘膜；栅电极；第一电极，其设置在第二SiC区域上；以及第二电极，其设置在与第一电极相反的一侧。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及。所述半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置在第一SiC外延层上，且含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；n型第一SiC区域及第二SiC区域，其设置在第二SiC外延层的表面；栅绝缘膜；栅电极；第一电极，其设置在第二SiC区域上；以及第二电极，其设置在与第一电极相反的一侧。【专利说明】相关申请的交叉引用本申请基于2013年8月I日提出的日本专利申请2013-160781，享有该申请的优先权利益,该申请的全部内容以参考的方式并入本申请中。
本专利技术涉及。
技术介绍
作为下一代的功率半导体器件用的材料，SiC(碳化硅)受到期待。SiC具有优良的物性:其与Si (硅)相比，带隙为3倍、击穿电场强度为约10倍且热传导系数为约3倍。如果有效利用该特性，则可以实现能够进行低损失且高温动作的功率半导体器件。 另一方面，对于SiC，存在由于残余缺陷等而导致载流子的迁移率降低的问题。
技术实现思路
本专利技术所要解决的课题在于提供一种提高了载流子的迁移率的半导体装置。 实施方式的半导体装置具备:n型第一 SiC外延层；p型第二 SiC外延层，其设置在第一 SiC外延层上，且含有P型杂质和η型杂质，在将P型杂质设定为元素Ajf η型杂质设定为元素D的情况下，元素A与元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B (硼)与P (磷)的组合中的至少一种组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0 ；n型第一 SiC区域，其设置在第二 SiC外延层的表面，且深度大于等于第二 SiC外延层的厚度；n型第二 SiC区域，其在第二 SiC外延层的表面，与η型第一 SiC区域分离地设置，且深度小于第二 SiC外延层的厚度；栅绝缘膜，其设置在第二SiC外延层的表面；栅电极，其设置在栅绝缘膜上；第一电极，其设置在第二 SiC区域上；以及第二电极，其设置在第一 SiC外延层的与第一电极相反的一侧。 通过上述构成，能够提供提高了高载流子的迁移率的半导体装置。 【专利附图】【附图说明】 图1是表示第一实施方式的半导体装置的示意截面图。 图2是表示第一实施方式的半导体装置的制造方法的工序流程图。 图3是表示第一实施方式的半导体装置的制造方法的示意截面图。 图4是表示第一实施方式的半导体装置的制造方法的示意截面图。 图5是表示第一实施方式的半导体装置的制造方法的示意截面图。 图6是表示第一实施方式的半导体装置的制造方法的示意截面图。 图7是表示第一实施方式的半导体装置的制造方法的示意截面图。 图8是表示第一实施方式的半导体装置的制造方法的示意截面图。 图9是说明共掺杂的作用的图。 图10是说明共掺杂的作用的图。 图11是说明共掺杂的作用的图。 图12是说明共掺杂的作用的图。 图13是说明共掺杂的作用的图。 图14是表示η型SiC的情况下的Al和N的浓度与薄膜电阻(sheet resistance,也称为薄层电阻)的关系的图。 图15是表示P型SiC的情况下的N和Al的浓度与薄膜电阻的关系的图。 图16A?图16D是表示第一实施方式的半导体装置的深度方向的杂质分布的图。 图17是表示第二实施方式的半导体装置的示意截面图。 【具体实施方式】 以下，参照附图对本专利技术的实施方式进行说明。另外，在以下的说明中，对相同构件等标记相同的符号，关于说明过的构件等，适当地省略其说明。 此外，在以下的说明中，η+、η、η —及p+、p、P —的记载表示各导电型中的杂质浓度的相对高低。S卩，η+表示与η相比,η型的杂质浓度相对地高；η一表示与η相比,η型的杂质浓度相对地低。此外，P+表示与P相比，P型的杂质浓度相对地高；ρ—表示与P相比，P型的杂质浓度相对地低。另外，也有时将η+型、η —型仅记作η型，将P+型、P —型仅记作ρ型。 (第一实施方式) 本实施方式的半导体装置具备:η型第一 SiC外延层；ρ型第二 SiC外延层，其设置于第一 SiC外延层上，且含有P型杂质和η型杂质，在将P型杂质设定为元素Ajf η型杂质设定为元素D的情况下，元素A与元素D的组合为Al (铝)、Ga (镓)或In (铟)与N(氮)的组合、B (硼)与P (磷)的组合中的至少一种组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0 ；n型第一 SiC区域，其设置于第二 SiC外延层的表面，且深度大于等于第二 SiC外延层的厚度；n型第二 SiC区域，其在第二 SiC外延层的表面上与η型第一 SiC区域分离地设置，且深度小于第二 SiC外延层的厚度；栅绝缘膜，其在第一 SiC区域、第二 SiC外延层的表面连续地设置；栅电极，其设置于栅绝缘膜上；第一电极，其设置于第二 SiC区域上；以及第二电极，其设置在第一 SiC外延层的与第一电极相反的一侧。 本实施方式中，优选第二 SiC外延层中的构成上述组合的元素D及元素A的深度方向的浓度从第一 SiC外延层朝向栅绝缘膜降低。 图1是表示作为本实施方式的半导体装置的MOSFET (Metal Oxide SemiconductorField Effect Transistor:金属氧化物半导体场效应晶体管)的结构的示意截面图。MOSFET100是以载流子为电子的η型的纵型M0SFET。 该M0SFET100具备:具有第一面和第二面的η型SiC基板(η型SiC层)12。图1中，第一面是指图的上侧的面，第二面是指图的下侧的面。该SiC基板12是含有例如杂质浓度为IXlO18?lX1019cm —3的、例如以N(氮)作为η型杂质的4H — SiC的SiC基板(η基板)。 在该SiC基板12的第一面上，例如形成有η型杂质的杂质浓度为5Χ1015?2X1016cm —3的η型第一SiC外延层(n —SiC层)14。n —SiC层14的膜厚例如为5μπι?10 μ m0 在n —SiC层14上,形成有例如ρ型杂质的杂质浓度为IX 116Cm- 3?5Χ 117Cm-3的P型第二 SiC外延层(P讲区域)16。P讲区域16的厚度例如为0.3 μ m?1.0 μ m。ρ阱区域16作为M0SFET100的沟道区域发挥功能。 ρ型第二 SiC外延层(ρ讲区域)16中共掺杂有P型杂质(第一 P型杂质)和η型杂质(第一 η型杂质)。并且，在将ρ型杂质设定为元素Α、将η型杂质设定为元素D的情况下，元素A与元素D的组合是Al(铝)、Ga(镓)或In(铟)与N(氮)的组合(第一组合)、B (硼)与P (磷)的组合(第二组合)中的至少一种组合，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0。并且，对于构成上述组合的元素A的浓度为IX 1016cm — 3?5Χ 1017cm — 3从使M0SFET100的阈值合适本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：n型第一SiC外延层；p型第二SiC外延层，其设置在所述第一SiC外延层上，并含有p型杂质和n型杂质，在将所述p型杂质设定为元素A、将所述n型杂质设定为元素D的情况下，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一种组合，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于0.33且小于1.0；n型第一SiC区域，其设置在所述第二SiC外延层的表面，且深度大于等于所述第二SiC外延层的厚度；n型第二SiC区域，其在所述第二SiC外延层的表面上与所述n型第一SiC区域分离地设置，且深度小于所述第二SiC外延层的厚度；栅绝缘膜，其设置在所述第二SiC外延层的表面；栅电极，其设置在所述栅绝缘膜上；第一电极，其设置在所述第二SiC区域上；以及第二电极，其设置在所述第一SiC外延层的与所述第一电极相反的一侧。

【技术特征摘要】
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【专利技术属性】
技术研发人员：西尾让司，清水达雄，太田千春，四户孝，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP