多栅VDMOS晶体管及其形成方法技术

一种多栅VDMOS晶体管及其形成方法，其中，多栅VDMOS晶体管，包括：N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面；位于所述N型衬底的第一表面上的N型漂移层；位于N型漂移层上的P型外延层；贯穿所述P型外延层和部分N型漂移层的若干沟槽；填充满若干沟槽的若干栅极结构；位于P型外延层内环绕每个栅极结构侧壁的N型掺杂区；位于P型外延层上的源极金属层，所述源极金属层将若干N型掺杂区电连接在一起；位于N型衬底的第二表面上的漏极金属层。本发明专利技术的多栅VDMOS晶体管的驱动电流较大。

【技术实现步骤摘要】
多栅VDMOS晶体管及其形成方法
本专利技术涉及半导体制作领域，特别涉及一种多栅VDMOS晶体管及其形成方法。
技术介绍
随着电子消费产品需求的增长，功率MOSFET的需求越来越大。功率场效应管主要包括垂直双扩散场效应管VDMOS (Vertical Double-Diffused M0SFET)和横向双扩散场效应管LDMOS (Lateral Double-Diffused M0SFET)两种类型。其中，沟槽型VDMOS晶体管(Trench Vertical M0S)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在功率器件领域。 现有的VDMOS晶体管形成的具体过程为:提供半导体衬底，所述半导体衬底上表面上形成有外延层；在所述外延层内形成沟槽；在所述沟槽侧壁及底部形成栅氧化层；在所述沟槽内的栅氧化层上方形成填满沟槽的栅极；在所述栅极两侧的外延层内形成VMOS晶体管的源极；在所述外延层上形成覆盖栅极层间介质层，层间介质层用作绝缘层；接着，在所述层间介质层内形成接触孔，所述接触孔暴露出源极表面；在接触孔中填充满金属形成源极金属层；在所述半导体衬底的下表面上形成漏极金属层。 现有的VDMOS晶体管的驱动电流仍比较小。
技术实现思路
本专利技术解决的问题是怎样在一定的工作电压下，提高VDMOS晶体管的驱动电流。 为解决上述问题，本专利技术提供一种多栅VDMOS晶体管，包括:N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面；位于所述N型衬底的第一表面上的N型漂移层；位于N型漂移层上的P型外延层；贯穿所述P型外延层和部分N型漂移层的若干沟槽；填充满若干沟槽的若干栅极结构；位于P型外延层内环绕每个栅极结构侧壁的N型掺杂区；位于P型外延层上的源极金属层，所述源极金属层将若干N型掺杂区电连接在一起；位于N型衬底的第二表面上的漏极金属层。 可选的，所述栅极结构的数量大于等于两个，沟槽的数量等于栅极结构的数量。 可选的，所述栅极结构的数量大于等于三个。 可选的，所述栅极结构在P型外延层和部分N型漂移层中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。 可选的，相邻栅极之间的间距相等。 可选的，所述相邻栅极结构之间的距离为0.1?10微米，栅极的宽度为0.1?10微米。 可选的，相邻N型掺杂区之间不接触。 可选的，源极金属层与相邻N型掺杂区之间的P型外延层接触。 可选的，所述栅极结构包括位于沟槽的侧壁和底部表面的栅介质层以及位于栅介质层上填充满沟槽的栅电极。 可选的，每个栅电极通过相应的导电插塞与栅极金属层相连。 可选的，源极金属层与栅极结构顶部表面之间具有隔离介质层。 本专利技术还提供了一种多栅VDMOS晶体管的形成方法，包括: 提供N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面；在所述N型衬底的第一表面上形成N型漂移层；在所述N型漂移层上形成P型外延层；刻蚀所述P型外延层和部分N型漂移层，形成若干沟槽；在所述若干沟槽中形成若干栅极结构；在所述P型外延层内形成环绕每个栅极结构侧壁的N型掺杂区；在所述位于P型外延层上形成源极金属层，所述源极金属层将若干N型掺杂区电连接在一起；在所述N型衬底的第二表面上形成漏极金属层。 可选的，所述栅极结构的数量大于等于两个，沟槽的数量等于栅极结构的数量。 可选的，所述栅极结构的数量大于等于三个。 可选的，所述栅极结构在P型外延层和部分N型漂移层中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。 可选的，相邻栅极之间的间距相等。 可选的，相邻N型掺杂区之间不接触。 可选的，源极金属层与相邻N型掺杂区之间的P型外延层接触。 可选的，还包括:在源极金属层上形成层间介质层；在层间介质层中形成导电插塞；在层间介质层上形成栅极金属层，每个栅电极通过相应的导电插塞与栅极金属层相连。 与现有技术相比，本专利技术的技术方案具有以下优点: 本专利技术的多栅VDMOS晶体管，具有多个栅极结构、多个N型掺杂区电连接在一起构成源区，多栅VDMOS晶体管工作时，通过多个栅极结构的作用在P型外延层中可以形成多个导电沟道，使得源漏电流(驱动电流)的通道数量增加(N型掺杂区、P型外延层的导电沟道、N型漂移层、N型衬底201构成通道)，在一定的工作电压下，使得VDMOS晶体管的源漏电流(驱动电流)值增大。 进一步，所述栅极结构呈多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布等时，一个栅极结构在空间分布上会与至少两个栅极结构相邻，在栅极结构上施加工作电压时，使得多个相邻的栅极结构之间的共有区域(P型外延层)内等效电势差会增大(多个工作电压在共有区域的相互叠加和相互作用)，从而使得该共有区域中形成的导电沟道的宽度会变大，从而使得通过导电沟道的源漏电流值(驱动电流)增大。 进一步，相邻栅极结构对应的N型掺杂区之间在型外延层内是不接触的，即相邻的N型掺杂区之间的区域仍为部分的P型外延层，使得源极金属层与P型外延层可以直接接触，当VDMOS工作时，在栅电极上施加工作电压，将源极金属层接地(或接负电压)，相当于将P型外延层也直接接地，使得栅电极与源极金属层之间具有较高的电势差，P型外延层中的空穴更容易向P型外延层与源极金属层交界的位置排斥，而P型外延层中的电子更容易向靠近栅介质层的方向吸引，从而使P型外延层中形成的导电沟道更宽，导电沟道的宽度变宽，通过的导电沟通的源漏电流可以更大，另外，多个栅极结构的存在，当VDMOS工作时，多个栅极结构会同时施加上工作电压，相邻栅极结构之间的P型外延层中等效电势差会增大，从而会增大相邻栅极结构之间的P型外延层形成的导电沟道的宽度。 本专利技术的多栅VDMOS晶体管形成方法比较简单，形成的VDMOS晶体管驱动电流大。 【附图说明】 图1?图2为本专利技术实施例VDMOS晶体管的结构示意图； 图3?图4为本专利技术实施例中多个栅极结构的排布示意图； 图5?图10为本专利技术实施例VDMOS晶体管形成过程的结构示意图。 【具体实施方式】 现有的VDMOS晶体管在工作时，在栅极和漏极上施加工作电压、源极接地，靠近栅极侧壁的外延层中形成导电沟道，源漏电流(驱动电流)从漏极经过导电沟道流向源极，现有的VDMOS晶体管只存在一个导电沟道，因此在栅极和漏极上施加一定工作电压时，导电沟道数量和宽度一定，导电沟道通过的电流的大小受到限制，因而使得VDMOS晶体管的源漏电流(驱动电流)仍较小。 本专利技术提供了一种多栅VDMOS晶体管，该多栅VDMOS晶体管具有多个栅极，每个栅极对应都能在P型外延层内产生一个导电沟道，导电沟道的数量与栅极的数量相同，导电沟道的数量增多，VDMOS晶体管工作时，驱动电流通过的路径增多，从而因此在栅极和漏极上施加一定工作电压时，使得驱动电流增大。 为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。在详述本专利技术实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限本文档来自技高网...

【技术保护点】
一种多栅VDMOS晶体管，其特征在于，包括：N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面；位于所述N型衬底的第一表面上的N型漂移层；位于N型漂移层上的P型外延层；贯穿所述P型外延层和部分N型漂移层的若干沟槽；填充满若干沟槽的若干栅极结构；位于P型外延层内环绕每个栅极结构侧壁的N型掺杂区；位于P型外延层上的源极金属层，所述源极金属层将若干N型掺杂区电连接在一起；位于N型衬底的第二表面上的漏极金属层。

【技术特征摘要】
1.一种多栅VDMOS晶体管，其特征在于，包括: N型衬底，所述N型衬底具有第一表面和与第一表面相对的第二表面； 位于所述N型衬底的第一表面上的N型漂移层； 位于N型漂移层上的P型外延层； 贯穿所述P型外延层和部分N型漂移层的若干沟槽； 填充满若干沟槽的若干栅极结构； 位于P型外延层内环绕每个栅极结构侧壁的N型掺杂区； 位于P型外延层上的源极金属层，所述源极金属层将若干N型掺杂区电连接在一起； 位于N型衬底的第二表面上的漏极金属层。2.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，所述栅极结构的数量大于等于两个，沟槽的数量等于栅极结构的数量。3.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，所述栅极结构的数量大于等于三个。4.如权利要求3所述的多栅VDMOS晶体管，其特征在在于，所述栅极结构在P型外延层和部分N型漂移层中呈直线排布、多边形排布、蜂窝型排布、同心圆排布、阵列排布、或不规则图形排布。5.如权利要求3所述的多栅VDMOS晶体管，其特征在在于，相邻栅极之间的间距相等。6.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，所述相邻栅极结构之间的距离为0.1?10微米，栅极的宽度为0.1?10微米。7.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，相邻N型掺杂区之间不接触。8.如权利要求7所述的多栅VDMOS晶体管，其特征在在于，源极金属层与相邻N型掺杂区之间的P型外延层接触。9.如权利要求1所述的多栅VDMOS晶体管，其特征在在于，所述栅极结构包括位于沟槽的侧壁和底部表面的栅介质层以及位于栅介质层上填充满沟槽的栅电极。10.如权利要求9所述的多栅VDMOS晶体管，其特征在在于，还包括:在源极金属层上形成层间介质层；在层间介质层中形成导电插塞；在层间介质层上形成栅极金属层，每个...

【专利技术属性】
技术研发人员：孙光宇，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京;11