线路布局结构、线路板及电子总成制造技术

本发明专利技术公开一种线路布局结构、线路板及电子总成，该线路布局结构适用于一线路板并包括下列构件。第一差动对及第二差动对分别经由线路板的第一图案化导电层从线路板的芯片区内延伸至芯片区外，并分别经由线路板的第二图案化导电层在芯片区与线路板的端口区之间延伸。第三差动对经由第一图案化导电层从芯片区延伸至端口区。第一接地平面构成自第一图案化导电层。第一差动对及该第二差动对在第二图案化导电层上的正投影重叠于第一接地平面。

【技术实现步骤摘要】
线路布局结构、线路板及电子总成
本专利技术涉及一种线路板，且特别是涉及一种线路布局结构，适用于线路板，用以降低信号干扰，以及采用此线路布局结构的线路板及电子总成。
技术介绍
在现今USB3.0的应用相当大众化，但在大约2.5GHz的频率可能会出现电磁干扰(EMI)/射频干扰(RFI)的问题。这是由于USB3.0具有5Gbps的数据速率(datarate)，其时钟脉冲频率落在2.5GHz。因此，操作频率大约在2.5GHz的装置(例如无线鼠标的无线模块)可能会被USB3.0的信号所干扰而失效。举例而言，USB3.0的集线器(hub)具有线路板及安装在线路板上的USB3.0芯片及USB3.0电连接器，而USB3.0芯片通常经由线路板的表层线路来电连接USB3.0电连接器。当USB3.0的集线器(hub)的外壳采用塑胶材质且不具有适当的金属屏蔽时，线路板的表层线路传输的USB3.0信号(时钟脉冲频率为2.5GHz)所发出的射频干扰大约落在2.5GHz。这样的电磁干扰/射频干扰可能影响操作频率在2.4GHz的无线鼠标的无线模块。
技术实现思路
本专利技术的目的在于提供一种线路布局结构，适用于线路板，用以降低传输信号时所产生对外的干扰。本专利技术的再一目的在于提供一种线路板，用以降低传输信号时所产生对外的干扰。本专利技术的另一目的在于提供一种电子总成，用以降低传输信号时所产生对外的干扰。为达上述目的，本专利技术的一种线路布局结构，适用于一线路板。线路板具有一芯片区、一端口区、一第一图案化导电层、一第二图案化导电层、一介电层及多个导电通孔。第一图案化导电层及第二图案化导电层以介电层分隔。这些导电通孔电连接第一图案化导电层及第二图案化导电层。线路布局结构包括一第一差动对、一第二差动对、一第三差动对、一第一接地平面及一第二接地平面。第一差动对经由第一图案化导电层从芯片区内延伸至芯片区外，并经由第二图案化导电层在芯片区与端口区之间延伸。第二差动对经由第一图案化导电层从芯片区内延伸至芯片区外，并经由第二图案化导电层在芯片区与端口区之间延伸。第三差动对经由第一图案化导电层从芯片区延伸至端口区。第一接地平面构成自第一图案化导电层。第一差动对在第二图案化导电层上的正投影重叠于第一接地平面。第二差动对在第二图案化导电层上的正投影重叠于第一接地平面。第二接地平面构成自第二图案化导电层，并具有一第一开口及一第二开口。第一差动对及第二差动对经由第二图案化导电层分别在第一开口及第二开口内延伸。本专利技术的一种线路板，其包括多个图案化导电层、与这些图案化导电层交替叠合的多个介电层以及穿过这些介电层以连接这些图案化导电层。这些构件构成上述的线路布局结构。本专利技术的一种电子总成，其包括具有一芯片区及一端口区的一线路板、安装至芯片区的一芯片以及安装至端口区的一电连接器。线路板具有上述的线路布局结构。基于上述，在本专利技术中，将原先设置在第一图案化导电层的第一差动对及第二差动对下降至第二图案化导电层，并通过第一接地平面的垂直遮挡及第二接地平面的水平遮挡，以降低第一差动对及第二差动于传输信号时所产生对外的干扰。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1是本专利技术的一实施例的一种电子总成的示意图；图2是图1的线路板的剖面示意图；图3是图2的第一图案化导电层的局部平面示意图；图4是图2的第二图案化导电层的局部平面示意图；图5是图1的第一差动对的一信号路径的局部平面示意图；图6是图1的第三差动对的一信号路径的局部平面示意图。符号说明10：电子总成12：芯片14：电连接器20：无线模块30：无线鼠标50：线路板50a：芯片区50b：端口区50c：元件区51-1：第一图案化导电层51-2：第二图案化导电层51-3：第三图案化导电层51-4：第四图案化导电层52-0：介电核心层52-1：第一介电层52-2：第二介电层52-3：第一焊罩层52-4：第二焊罩层53-1：导电通孔53-2：导电通孔53-3：导电通孔100：线路布局结构110：第一差动对120：第二差动对130：第三差动对150：第一接地平面160：第二接地平面G：接地平面T1、T2：走线具体实施方式请参考图1，在本实施例中，电子总成10包括一芯片12、一电连接器14及一线路板50。线路板50具有一芯片区50a及一端口区50b(portarea)。芯片12(例如是USB3.0或3.1芯片)安装至芯片区50a。电连接器14(例如是USB3.0或3.1电连接器)安装至端口区50b。因此，位于芯片区50a的芯片12可经由线路板50来电连接位于端口区50b的电连接器14。请参考图2，在本实施例中，线路板50包括多个图案化导电层、多个介电层及多个导电通孔。这些图案化导电层及这些介电层交替叠合，而这些导电通孔穿过该些介电层，以连接该些图案化导电层。这些图案化导电层包括第一图案化导电层51-1、第二图案化导电层51-2、第三图案化导电层51-3及第四图案化导电层51-4。这些介电层包括一介电核心层52-0、第一介电层52-1及一第二介电层52-2。这些导电孔包括多个导电通孔53-1、53-2及53-3。介电核心层52-0位于第二图案化导电层51-2及第三图案化导电层51-3之间，并以导电通孔53-1电连接第二图案化导电层51-2及第三图案化导电层51-3。第一介电层52-1位于第一图案化导电层51-1及第二图案化导电层51-2之间，并以导电通孔53-2电连接第一图案化导电层51-1及第二图案化导电层51-2。第二介电层52-2位于第三图案化导电层51-3及第四图案化导电层51-4之间，并以导电通孔53-3电连接第三图案化导电层51-3及第四图案化导电层51-4。介电核心层52-0的厚度大于第一介电层52-1及第二介电层52-2的厚度。第一焊罩层52-3覆盖第一图案化导电层51-1。第二焊罩层52-4覆盖第四图案化导电层51-4。在本实施例中，第三图案化导电层51-3实质上构成一电源平面(powerplane)，在另一实施例中，第三图案化导电层51-3实质上构成一非接地平面，如信号平面。在本实施例中，线路板50可视为一四层板。在本实施例中，多个导电通孔53-1、53-2及53-3为直接贯穿第一图案化导电层51-1、第二图案化导电层51-2、第三图案化导电层51-3及第四图案化导电层51-4。在其他实施例中，多个导电通孔为非直接贯穿这些图案化导电层(未绘示)。请参考图2、图3及图4，线路板50还包括一线路布局结构100，其包括一第一差动对110、一第二差动对120及一第三差动对130。第一差动对110包括一对信号路径，其例如是可相容于USB3.0或USB3.1的一传送差动对Tx+及Tx-。第二差动对120包括一对信号路径，其例如是可相容于USB3.0或USB3.1的一接收差动对Rx+及Rx-。值得一提的是，图4中的第一差动对110、第二差动对120彼此的位置仅为示例，并非用以限定本专利技术。第三差动对130包括一对信号路径，其例如是可相容于USB1.0或USB2.0的一传送/接收差动对D+及D-。一般来说，传送/接收差动信号端(D+及D-)为一半双功传输模式，亦即信号的传送或接收只能择一进本文档来自技高网...

【技术保护点】
一种线路布局结构，适用于一线路板，该线路板具有芯片区、端口区、第一图案化导电层、第二图案化导电层、介电层及多个导电通孔，该第一图案化导电层及该第二图案化导电层以该介电层分隔，该些导电通孔电连接该第一图案化导电层及该第二图案化导电层，该线路布局结构包括：第一差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第一差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸第二差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第二差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸；第三差动对，经由该第一图案化导电层从该芯片区延伸至该端口区；第一接地平面，构成自该第一图案化导电层，该第一差动对在该第二图案化导电层上的正投影重叠于该第一接地平面，且该第二差动对在该第二图案化导电层上的正投影重叠于该第一接地平面；以及第二接地平面，构成自该第二图案化导电层，并具有第一开口及第二开口，该第一差动对及该第二差动对经由该第二图案化导电层分别在该第一开口及该第二开口内延伸。

【技术特征摘要】
2014.09.04 TW 103130620;2014.07.17 US 62/025,9751.一种线路布局结构，适用于一线路板，该线路板具有芯片区、端口区、第一图案化导电层、第二图案化导电层、介电层及多个导电通孔，该第一图案化导电层及该第二图案化导电层以该介电层分隔，该些导电通孔电连接该第一图案化导电层及该第二图案化导电层，该线路布局结构包括：第一差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第一差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸；第二差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第二差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸；第三差动对，经由该第一图案化导电层从该芯片区延伸至该端口区；第一接地平面，构成自该第一图案化导电层，该第一差动对在该第二图案化导电层上的正投影重叠于该第一接地平面，且该第二差动对在该第二图案化导电层上的正投影重叠于该第一接地平面；以及第二接地平面，构成自该第二图案化导电层，并具有第一开口及第二开口，该第一差动对及该第二差动对经由该第二图案化导电层分别在该第一开口及该第二开口内延伸。2.如权利要求1所述的线路布局结构，其中该些导电通孔位于该第一差动对及该第二差动对旁、该些导电通孔位于该第一差动对及该第二差动对之间或二者的组合。3.如权利要求1所述的线路布局结构，其中该第一差动对经由该第一图案化导线层从该端口区外延伸至该端口区内，且该第二差动对经由该第一图案化导线层从该端口区外延伸至该端口区内。4.如权利要求1所述的线路布局结构，其中该第二接地平面的一部分位于该第一差动对与该第二差动对之间。5.如权利要求1所述的线路布局结构，其中该第一差动对为相容于USB3.0或USB3.1的一传送差动对Tx+及Tx-，该第二差动对为相容于USB3.0或USB3.1的一接收差动对Rx+及Rx-，且该第三差动对为相容于USB1.0或USB2.0的一传送/接收差动对D+及D-。6.一种线路板，适用于安装一芯片及一电连接器，该线路板具有安装该芯片的一芯片区及安装该电连接器的一端口区，该线路板包括：多个图案化导电层，包括第一图案化导电层及第二图案化导电层，其中该第一图案化导电层位于该些图案化导电层的最外侧，且该第二图案化导电层与该第一图案化导电层相邻；多个介电层，与该些图案化导电层交替叠合；多个导电通孔，穿过该些介电层，以连接该些图案化导电层；以及线路布局结构，包括：第一差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第一差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸；第二差动对，经由该第一图案化导电层从该芯片区内延伸至该芯片区外，该第二差动对经由该第二图案化导电层在该芯片区与该端口区之间延伸；第三差动对，经由该第一图案化导电层从该芯片区延伸至该端口区；第一接地平面，构成自该第一图案化导电层，该第一差动对在该第二图案化导电层上的正投影重叠于该第一接地平面，且该第二差动对在该第二图案化导电层上的正投影重叠于该第一接地平面；以及第二接地平面，构成自该第二图案化导电层，并具有第一开口及第二开口，该第一差动对及该第二差动对经由该第二图案化导电层分别在该第一开口及该第二开口内延伸。7.如权利要求6所述的线路板，其中该些导电通孔位于该第一差动对及该第二差动对旁、该些导电通孔位于该第一差动对及该第二差动对之间或二者的组合。8.如权利要求6所述的线路板，其中该第一差动对经由该第一图案化导线层从该端口区外延伸至该端口区内，且该第二差动对经由该第一图案化导线层从该端口区外延伸至该端口区内。9.如权利要求6所述的线路板，其中该第二接地平面的一部分位...

【专利技术属性】
技术研发人员：李胜源，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾;71