一种垂直SiGe FinFET的制备方法技术

本发明专利技术涉及一种垂直SiGe FinFET的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍片结构；在所述半导体衬底上沉积第一层间介电层；在所述鳍片结构上外延SiGe层；选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小所述鳍片结构和所述SiGe层的关键尺寸。本发明专利技术在形成鳍片结构之后，在所述鳍片结构上外延生长SiGe层，并选用氢气高温蚀刻的方法蚀刻所述鳍片结构和所述SiGe层的侧壁，使其侧壁更加垂直，同时降低其关键尺寸，进一步提高其集成度，最后形成具有环绕栅极（gate-all around），相对于平面晶体管其性能进一步提高。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及，包括：提供半导体衬底；在所述半导体衬底上形成鳍片结构；在所述半导体衬底上沉积第一层间介电层；在所述鳍片结构上外延SiGe层；选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小所述鳍片结构和所述SiGe层的关键尺寸。本专利技术在形成鳍片结构之后，在所述鳍片结构上外延生长SiGe层，并选用氢气高温蚀刻的方法蚀刻所述鳍片结构和所述SiGe层的侧壁，使其侧壁更加垂直，同时降低其关键尺寸，进一步提高其集成度，最后形成具有环绕栅极（gate-all around），相对于平面晶体管其性能进一步提高。【专利说明】 —种垂直SiGe FinFET的制备方法
本专利技术涉及半导体领域，具体地，本专利技术涉及。
技术介绍
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，来自制造和设计方面的挑战促进了三维设计如鳍片场效应晶体管(FinFET)的发展。 相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。 随着半导体器件尺寸的不断缩小,环绕栅极(gate-all-around, GAA)的娃纳米线晶体管(silicon nanowire transistor, NW)由于其沟道长度更小，使器件尺寸进一步降低，表现出优越的性能；此外，横向(lateral)长沟道的纳米线CMOS通过动态和静态的逆变器(inverter)也体现出良好的逻辑性能。但是所述纳米线CMOS的电路性能(circuitperformance)受到器件寄生效应(device parasitic)的严重影响,现有技术并不能很好的解决。由于垂直的(vertical) NW CMOS具有垂直的特性,其占用的空间(footprint)相对于横向(lateral)的纳米线CMOS更小，因此可以通过制备垂直的鳍片场效应晶体管解决所述问题。 现有技术中有制备垂直硅纳米线环绕栅极晶体管的方法，所述方法如图1a-1f所示，如图1a所示，提供半导体衬底101，所述半导体衬底101为P型硅，然后图案化所述衬底，形成硅纳米线103，然后沉积高密度等离子体氧化物层(HDP oxide) 102，如图1b所示，在所述硅纳米线103上沉积多晶硅层104，形成栅极，在形成栅极之前还可以在所述硅纳米线103上形成栅氧化物层(图中未示出)，参照lc，去除部分所述多晶硅层104，沉积第二高密度等离子体氧化物层(HDP oxide) 105，所述第二高密度等离子体氧化物层(HDP oxide)105的高度低于所述硅纳米线103，以露出部分所述硅纳米线103，参照ld，蚀刻去除露出的硅纳米线103上的多晶硅层104，去除所述高密度等离子体氧化物层(HDP OXide)102和所述第二高密度等离子体氧化物层(HDP oxide) 105，同时对没有覆盖的硅纳米线103进行砷离子注入，参照图1f，沉积介电层，在所述介电层中形成接触孔，以对所述栅极形成电连接。 而且现有技术中也有三栅极晶体管(tr1-gate M0SFET)的制备方法，所述晶体管中含有应变Si和SiGe的三栅极,在该晶体管中所述沟道为多纳米线沟道(mult1-nanowirechannels),而且所述多纳米线沟道(mult1-nanowire channels)通过氢热蚀刻(hydrognenthermal etching)方法对所述多纳米线沟道进行修剪(trimmed)、蚀刻，以得到垂直的纳米线沟道，同时减低其尺寸。 虽然现有技术中有形成环绕栅极硅纳米线晶体管，但是其沟道和栅极并不是垂直的，引起较大的寄生电容，现有技术中还有形成垂直栅极和沟道的晶体管，但是其栅极为普通栅极或者三栅极晶体管(tr1-gate MOSFET)，其性能以及集成度均受限制，因此需要在此基础上对现有技术中的方法进行改进，以进一步提高器件的性能。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 本专利技术提供了，包括: 提供半导体衬底； 在所述半导体衬底上形成鳍片结构； 在所述半导体衬底上沉积第一层间介电层； 在所述鳍片结构上外延SiGe层； 选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小所述鳍片结构和所述SiGe层的关键尺寸。 作为优选，所述方法还包括: 形成栅极介电层以及栅极材料层，并图案化； 沉积第二层间介电层至所述SiGe层顶部以下，露出部分所述栅极介电层以及所述栅极材料层； 去除露出的所述栅极介电层以及所述栅极材料层； 去除剩余的所述第二层间介电层和所述第一层间介电层，以形成环绕栅极。 作为优选，所述方法还包括: 执行离子注入步骤，以在所述环绕栅极两侧形成源漏区； 沉积第三层间介电层，并在所述第三层间介电层中形成接触孔，分别电连接所述环绕栅极和所述源漏区。 作为优选，所述栅极介电层的形成方法为: 高温氧化所述鳍片结构和所述SiGe层，以在所述鳍片结构和所述SiGe层的表面形成氧化物。 作为优选，在形成所述接触孔之前，还包括形成自对准硅化物的步骤。 作为优选，所述第一层间介电层为高密度等离子氧化物层。 作为优选，所述第二层间介电层为高密度等离子氧化物层。 作为优选，形成鳍片结构的方法为: 在所述半导体衬底上形成掩膜层； 图案化所述掩膜层和所述半导体衬底，以形成所述鳍片结构。 作为优选，所述掩膜层为硬掩膜层，选自SiN或者Si02。 作为优选，所述掩膜层包括3层，分别为依次沉积的低温氧化物层、含硅的抗反射层和先进图案掩膜层。 作为优选，所述鳍片结构选用的材料为Si。 本专利技术在形成鳍片结构之后，在所述鳍片结构上外延生长SiGe层，并选用氢气高温蚀刻的方法蚀刻所述鳍片结构和所述SiGe层的侧壁，使其侧壁更加垂直，同时降低其关键尺寸，进一步提高其集成度，最后形成具有环绕栅极(gate-all around),相对于平面晶体管其性能进一步提高。 【专利附图】【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中， 图1a-1f为现有技术中制备环绕栅极的半导体器件的过程示意图； 图2a_2h为本专利技术一实施例中制备环绕栅极的半导体器件的过程示意图； 图3为本专利技术一实施例中制备环绕栅极的半导体器件的工艺流程图。 【具体实施方式】 在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领本文档来自技高网...

【技术保护点】
一种垂直SiGe FinFET的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍片结构；在所述半导体衬底上沉积第一层间介电层；在所述鳍片结构上外延SiGe层；选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小所述鳍片结构和所述SiGe层的关键尺寸。

【技术特征摘要】

【专利技术属性】
技术研发人员：张海洋，王冬江，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31