沟槽的制造方法技术

本发明专利技术提供一种沟槽的制造方法。该方法包括以下步骤：提供一基板；形成至少一绝缘层于所述基板之上；形成一硬罩幕层于所述绝缘层之上；图案化所述硬罩幕层，以得到具有一开口的图案化硬罩幕层；进行一第一蚀刻步骤，沿着所述开口蚀刻所述绝缘层，以形成一沟槽；填充一光阻于所述沟槽中与所述图案化硬罩幕层之上；进行一第二蚀刻步骤，以蚀刻部分的所述图案化硬罩幕层且曝露出所述图案化硬罩幕层；进行一第三蚀刻步骤，以移除所述图案化硬罩幕层；以及进行一第四蚀刻步骤，以移除所述光阻。采用本发明专利技术的沟槽的制造方法在蚀刻步骤所产生的高分子可轻易提供硫酸移除，且不会伤害绝缘层。

【技术实现步骤摘要】
沟槽的制造方法
本专利技术有关一种半导体组件的制造方法，且特别是有关于一种沟槽的制造方法，属于半导体

技术介绍
半导体集成电路工业快速的发展。随着IC材料与设计上的发展，使得IC每一个世代拥有比前一个世代小且复杂的电路。然而，这些发展也提高了IC工艺的复杂度，为了实现这些先进IC，在IC的工艺上也需要对等的发展。IC发展的过程中，当IC几何尺寸(例如工艺所能得到的最小组件(或线))逐渐缩小的同时，功能组件的密度(例如每单位芯片面积中的内联机组件)随之逐渐增加。于现有镶嵌结构工艺中，于绝缘层之上形成硬罩幕层，之后，再利用硬罩幕层定义沟槽的形状。接着，利用干蚀刻步骤移除硬罩幕层与绝缘层。之后，再填充导电材料(例如金属材料)于沟槽中，以形成镶嵌结构。请参见图1A的显微镜图，于干蚀刻步骤中，会有许多不想要的高分子残留于绝缘层之上，所以，于后续工艺需利用清洁步骤移除高分子。请参见图1B的显微镜图，使用氢氟酸(HF)进行清洁步骤时，会伤害绝缘层，造成后续金属线的关键尺寸(Criticaldimension,CD)不一致，甚至会降低金属线的阻値，进而影响半导体组件的可靠度。因此，需要提供一种沟槽的制造方法，此制造方法能够改善现有所遭遇的问题。
技术实现思路
为解决上述技术问题，本专利技术的目的在于提供一种沟槽的制造方法，采用该方法可以改善现有所遭遇的问题。为达到上述目的，本专利技术提供一种沟槽的制造方法，包括以下步骤：提供一基板；形成至少一绝缘层于所述基板之上；形成一硬罩幕层于所述绝缘层之上；图案化所述硬罩幕层，以得到具有一开口的图案化硬罩幕层；进行一第一蚀刻步骤，沿着所述开口蚀刻所述绝缘层，以形成一沟槽；填充一光阻于所述沟槽中与所述图案化硬罩幕层之上；进行一第二蚀刻步骤，以蚀刻部分的所述图案化硬罩幕层且曝露出所述图案化硬罩幕层；进行一第三蚀刻步骤，以移除所述图案化硬罩幕层；以及进行一第四蚀刻步骤，以移除所述光阻。所述绝缘层包括氧化硅层、氮化硅层或上述的组合。在上述沟槽的制造方法中，优选地，所述绝缘层的厚度为约50-300nm。在上述沟槽的制造方法中，优选地，所述硬罩幕层包括多晶硅、氮化硅或上述的组合。在上述沟槽的制造方法中，优选地，所述硬罩幕层的厚度为约50-200nm。在上述沟槽的制造方法中，优选地，所述沟槽的深宽比为约7/1-10/1。在上述沟槽的制造方法中，优选地，所述清洁步骤为使用硫酸。在上述沟槽的制造方法中，优选地，所述第一蚀刻步骤包括干式蚀刻法。在上述沟槽的制造方法中，优选地，所述第二蚀刻步骤、所述第三蚀刻步骤与所述第四蚀刻步骤是于同一反应腔体中进行。在上述沟槽的制造方法中，优选地，所述第二蚀刻步骤、所述第三蚀刻步骤与所述第四蚀刻步骤为干式蚀刻步骤。附图说明图1A为一用以说明现有技术中高分子残留于绝缘层之上的显微镜图。图1B为一用以说明现有技术中使用氢氟酸进行清洁步骤时对绝缘层所造成的伤害的显微镜图。图2A-2G为一系列用以说明本专利技术一实施例的沟槽的制造方法的流程的剖面图。图3A-3E为一系列用以说明本专利技术第二实施例的沟槽的制造方法的流程的剖面图。图4为一用以说明本专利技术沟槽的制造方法经过硫酸步骤之后，得到具有均匀尺寸的沟槽的显微镜图。主要组件符号说明：11第一蚀刻步骤12第二蚀刻步骤13第三蚀刻步骤14第四蚀刻步骤110基板120绝缘层120a图案化绝缘层122第一绝缘层124第二绝缘层124a图案化第二绝缘层126第三绝缘层126a图案化第三绝缘层130硬罩幕层130a图案化硬罩幕层132第一硬罩幕层132a图案化第一硬罩幕层134第二硬罩幕层135开口137沟槽140光阻140a残留的光阻具体实施方式为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：以下特举出本专利技术的实施例，并配合所附图式作详细说明。以下实施例的组件和设计是为了简化所揭露的专利技术，并非用以限定本专利技术。本专利技术于各个实施例中可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述结构之间的关系。此外，说明书中提及形成第一结构特征位于第二结构特征之上，其包括第一结构特征与第二结构特征是直接接触的实施例，另外也包括于第一结构特征与第二结构特征之间另外有其它结构特征的实施例，亦即，第一结构特征与第二结构特征并非直接接触。请参见图2A-2G，本专利技术提供一种沟槽的制造方法。请参见图2A，提供基板110，形成至少一绝缘层120于基板110之上。基板110可包括：包含硅或锗的元素半导体，以晶态、多晶态或非晶态的结构存在；化合物半导体包括碳化硅(siliconcarbide)、砷化镓(galliumarsenic)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indiumarsenide)、及锑化铟(indiumantimonide)；合金半导体包括硅锗合金(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、及磷砷镓铟(GaInAsP)；或其它适合的材料；或上述的组合。基板110中可包括各种不同的组件，例如晶体管、电阻或其它现有的半导体组件。再者，基板110亦可包括其它导电层(例如铜、铝或其合金)以及绝缘层(例如氧化硅、氮化硅)。此处为了简化说明，仅以一平整基底表示之。绝缘层120包括氧化硅层、氮化硅层或上述的组合。虽然图中仅显示单一层绝缘层120，然而，绝缘层120的层数并不以此为限，本领域的人士可依据实际应用的需求而调整绝缘层120的层数。于一实施例中，绝缘层120由三层结构所组成，第一层形成于基板110之上且其为100nm的氧化硅层，第二层为50nm的氮化硅，第三层为200nm的氧化硅层。绝缘层120可通过任何适合的工艺形成，例如化学气相沉积法、高密度电浆化学气相沉积法、旋转涂布工艺、溅镀、及/或其它适合的方法。绝缘层120的厚度为约50-300nm，较佳为约50-200nm。请再次参见图2A，形成硬罩幕层(hardmasklayer)130于绝缘层120之上。硬罩幕层130包括单层或多层130，其材料包括多晶硅、氮化硅或上述的组合。虽然图中仅显示单一层硬罩幕层130，然而，硬罩幕层130的层数并不以此为限，本领域的人士可依据实际应用的需求而调整硬罩幕层130的层数。硬罩幕层130可通过任何适合的工艺形成，例如化学气相沉积法、高密度电浆化学气相沉积法、旋转涂布工艺、溅镀、及/或其它适合的方法。硬罩幕层130的厚度为约50-200nm，较佳为约50-100nm。于一实施例中，硬罩幕层130为两层结构，第一层结构为100nm的多晶硅，第二层结构为50nm的氮化硅。请参见图2B，图案化硬罩幕层130，以得到具有一开口135的图案化硬罩幕层130a。图案化工艺例如微影工艺。请参见图2C，进行第一蚀刻步骤11，沿着开口135蚀刻绝缘层120，以形成沟槽137。沟槽137具有深宽比(aspectratio,h/w)为约7/1-10/1。第一蚀刻步骤11包括干式蚀刻法。经过第一蚀刻步骤11之后，得到图案化绝缘本文档来自技高网...

【技术保护点】
一种沟槽的制造方法，包括以下步骤：提供一基板；形成至少一绝缘层于所述基板之上；形成一硬罩幕层于所述绝缘层之上；图案化所述硬罩幕层，以得到具有一开口的图案化硬罩幕层；进行一第一蚀刻步骤，沿着所述开口蚀刻所述绝缘层，以形成一沟槽；填充一光阻于所述沟槽中与所述图案化硬罩幕层之上；进行一第二蚀刻步骤，以蚀刻部分的所述图案化硬罩幕层且曝露出所述图案化硬罩幕层；进行一第三蚀刻步骤，以移除所述图案化硬罩幕层；以及进行一第四蚀刻步骤，以移除所述光阻。

【技术特征摘要】
1.一种沟槽的制造方法，包括以下步骤：提供一基板；形成至少一绝缘层于所述基板之上；形成一硬罩幕层于所述绝缘层之上；图案化所述硬罩幕层，以得到具有一开口的图案化硬罩幕层；进行一第一蚀刻步骤，沿着所述开口蚀刻所述绝缘层，以形成一沟槽；填充一光阻于所述沟槽中与所述图案化硬罩幕层之上；进行一第二蚀刻步骤，以蚀刻部分的所述图案化硬罩幕层且曝露出所述图案化硬罩幕层；进行一第三蚀刻步骤，以移除所述图案化硬罩幕层；以及进行一第四蚀刻步骤，以移除所述光阻；其中，所述第二蚀刻步骤、所述第三蚀刻步骤与所述第四蚀刻步骤是于同一反应腔体中连续进行，且所述基板在所述第二蚀刻步骤至所述第三蚀刻步骤之间，以及在所述第三蚀刻步骤至所述第四蚀刻步骤之间皆未移出所述反应腔体。2.如权利要求1所述的沟槽的制造方法，其中，所述绝缘层包括氧化...

【专利技术属性】
技术研发人员：陈俊旭，李书铭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71