高可靠性肖特基势垒整流器件制造技术

本实用新型专利技术公开一种高可靠性肖特基势垒整流器件，包括硅片，硅片下部与所述下金属层连接的第一导电类型重掺杂的单晶硅衬底，所述硅片上部与上金属层连接的第一导电类型轻掺杂的单晶硅外延层，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽，其特征在于：所述沟槽四壁均具有第一二氧化硅氧化层，一导电多晶硅体嵌入所述沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于沟槽内且与单晶硅外延层之间设有所述第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层。本实用新型专利技术器件改善了器件的可靠性，同时由于第二二氧化硅氧化层的存在，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。

【技术实现步骤摘要】
【专利摘要】本技术公开一种高可靠性肖特基势垒整流器件，包括硅片，硅片下部与所述下金属层连接的第一导电类型重掺杂的单晶硅衬底，所述硅片上部与上金属层连接的第一导电类型轻掺杂的单晶硅外延层，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽，其特征在于：所述沟槽四壁均具有第一二氧化硅氧化层，一导电多晶硅体嵌入所述沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于沟槽内且与单晶硅外延层之间设有所述第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层。本技术器件改善了器件的可靠性，同时由于第二二氧化硅氧化层的存在，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。【专利说明】 高可靠性肖特基势垒整流器件
本技术涉及整流器件，特别涉及一种高可靠性肖特基势垒整流器件。
技术介绍
肖特基势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与PN结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。针对上述问题，沟槽式肖特基势垒二极管整流器件被专利技术出来，其具有低正向导通开启电压的同时，克服了上述平面型肖特基二极管的缺点。肖特基二极管作为一种常规的整流器件已被大家熟知，其用于开关式电源及其它高速电开关式设备，传统的肖特基二极管反向阻断电压低，反向漏电流大，而沟槽型肖特基二极管整流器件可以很好的解决此问题。为此，如何克服上述不足，并进一步优化肖特基势垒二极管整流器件性能和提高器件可靠性是本技术研究的课题。
技术实现思路
本技术目的是提供一种高可靠性肖特基势垒整流器件，其反向电压阻断能力得到进一步提高，且增强了器件的可靠性。 为达到上述目的，本技术采用的技术方案是: 一种高可靠性肖特基势垒整流器件，该肖特基势垒整流器件的有源区由若干个肖特基势垒单胞并联构成；在截面上，每个肖特基势垒单胞包括硅片，位于所述硅片背面的下金属层，位于所述硅片正面的上金属层，所述硅片下部与所述下金属层连接的第一导电类型重掺杂的单晶硅衬底，所述硅片上部与上金属层连接的第一导电类型轻掺杂的单晶硅外延层，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽，所述沟槽四壁均具有第一二氧化娃氧化层，一导电多晶娃体嵌入所述沟槽内，位于导电多晶娃体中下部的多晶娃中下部位于沟槽内且与单晶娃外延层之间设有所述第一二氧化娃氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层。 上述技术方案中进一步改进的技术方案如下: 1.上述方案中，所述导电多晶硅体中多晶硅上部与多晶硅中下部的高度比为1:5?7。 2.上述方案中，所述沟槽深度一般为2?3微米，导电多晶硅体的上部高度为 0.4、.6 微米。 由于上述技术方案运用，本技术与现有技术相比具有下列优点和效果: 本技术高可靠性肖特基势垒整流器件，其沟槽四壁均具有第一二氧化硅氧化层，一导电多晶娃体嵌入所述沟槽内，位于导电多晶娃体中下部的多晶娃中下部位于沟槽内且与单晶娃外延层之间设有所述第一二氧化娃氧化层，位于导电多晶娃体上部的多晶娃上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，改善了器件的可靠性，同时由于第二二氧化硅氧化层的存在，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电。 【专利附图】【附图说明】 附图1为本技术高可靠性肖特基势垒整流器件截面结构示意图； 附图2A-2D为本技术高可靠性肖特基势垒整流器件的制造方法流程图。 以上附图中，1、肖特基势垒单胞；2、硅片；3、下金属层；4、上金属层；5、单晶硅衬底；6、单晶硅外延层；7、沟槽；8、第一二氧化硅氧化层；9、导电多晶硅体；91、多晶硅中下部；92、多晶硅上部；10、第二二氧化硅氧化层。 【具体实施方式】 下面结合附图及实施例对本技术作进一步描述: 实施例:一种高可靠性肖特基势垒整流器件，该肖特基势垒整流器件的有源区由若干个肖特基势垒单胞I并联构成；在截面上，每个肖特基势垒单胞I包括硅片2，位于所述硅片2背面的下金属层3，位于所述硅片2正面的上金属层4，所述硅片2下部与所述下金属层3连接的第一导电类型重掺杂的单晶硅衬底5，所述硅片2上部与上金属层4连接的第一导电类型轻掺杂的单晶娃外延层6,位于所述单晶娃外延层6上部并开口于所述单晶娃外延层6上表面的沟槽7 ;所述沟槽7四壁均具有第一二氧化娃氧化层8,—导电多晶娃体9嵌入所述沟槽7内，位于导电多晶硅体9中下部的多晶硅中下部91位于沟槽7内且与单晶娃外延层6之间设有所述第一二氧化娃氧化层8,位于导电多晶娃体9上部的多晶娃上部92位于上金属层4内，且多晶硅上部92四周与上金属层4之间设有第二二氧化硅氧化层10。 上述导电多晶硅体9中多晶硅上部92与多晶硅中下部91的高度比为1:6。 上述沟槽7深度为3微米，导电多晶硅体9的上部92高度为0.5微米。 一种用于制造上述高可靠性肖特基势垒整流器件的制造方法，该制造方法包括下列工艺步骤: 步骤一、在第一导电类型重掺杂的单晶硅衬底5上，生长第一导电类型轻掺杂的单晶娃外延层6 ； 步骤二、在单晶硅外延层6上表面生长第一介质层，该介质层可以是氮化硅层，或者二氧化娃层和氮化娃层的复合层； 步骤三、对介质层实施光刻，定义出沟槽7的图形； 步骤四、采用干法刻蚀方法，选择性除去未被光刻胶保护的介质层，曝露出沟槽7图形对应的外延层，而除去光刻胶后保留下来的介质层作为介质硬掩膜使用； 步骤五、以介质硬掩膜为保护，采用干法刻蚀方法选择性刻蚀曝露出的外延层单晶硅，在单晶硅外延层6中形成沟槽7，沟槽7之间形成具有一定宽度的凸台； 步骤六、在整个结构表面均匀生长第一二氧化硅氧化层8 ； 步骤七、在整个结构表面沉积第一导电类型重掺杂导电多晶硅层，通过化学机械研磨方法选择性去除部分导电多晶硅，使导电多晶硅层上表面与介质层上表面平齐，形成导电多晶硅体9 ； 步骤八、刻蚀第一介质层暴露出娃外延表面； 步骤九、淀积第二介质层，该介质层一般为二氧化硅层； 步骤十、采用spacer腐蚀工艺腐蚀掉第二介质层，得到第二二氧化硅氧化层10 ； 步骤十一、沉积上金属层4到整个结构表面，该上金属层4与凸台上表面连接形成肖特基势垒接触，与导电多晶硅区的上表面连接形成欧姆接触； 步骤十二、在衬底的底面上沉积下金属层3，该下金属层3与单晶硅衬底5下底面连接形成欧姆接触。 上述实施例只为说明本技术的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本技术的内容并据以实施，并不能以此限制本技术的保护范围。凡根据本技术精神实质所作的等效变化或修饰，都应涵盖在本技术的保护范围之内。【权利要求】1.一种高可靠性肖特基势垒整流器件，该肖特基势垒整流器件的有源区由若干个肖特基势垒单胞(I)并联构成；在截面上，每个肖特基势垒单胞(I)包括本文档来自技高网...

【技术保护点】
一种高可靠性肖特基势垒整流器件，该肖特基势垒整流器件的有源区由若干个肖特基势垒单胞（1）并联构成；在截面上，每个肖特基势垒单胞（1）包括硅片（2），位于所述硅片（2）背面的下金属层（3），位于所述硅片（2）正面的上金属层（4），所述硅片（2）下部与所述下金属层（3）连接的第一导电类型重掺杂的单晶硅衬底（5），所述硅片（2）上部与上金属层（4）连接的第一导电类型轻掺杂的单晶硅外延层（6），位于所述单晶硅外延层（6）上部并开口于所述单晶硅外延层（6）上表面的沟槽（7），其特征在于：所述沟槽（7）四壁均具有第一二氧化硅氧化层（8），一导电多晶硅体（9）嵌入所述沟槽（7）内，位于导电多晶硅体（9）中下部的多晶硅中下部（91）位于沟槽（7）内且与单晶硅外延层（6）之间设有所述第一二氧化硅氧化层（8），位于导电多晶硅体（9）上部的多晶硅上部（92）位于上金属层（4）内，且多晶硅上部（92）四周与上金属层（4）之间设有第二二氧化硅氧化层（10）。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐吉程，毛振东，薛璐，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：新型
国别省市：江苏;32