地址检测电路、包括其的存储系统技术方案

一种地址检测电路包括：地址储存单元，适用于在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断当前输入至地址储存单元的地址在激活命令被激活M(1≤M≤N)次的每个时段中是否已被输入了至少临界次数。

【技术实现步骤摘要】
【专利摘要】一种地址检测电路包括：地址储存单元，适用于在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断当前输入至地址储存单元的地址在激活命令被激活M(1≤M≤N)次的每个时段中是否已被输入了至少临界次数。【专利说明】地址检测电路、包括其的存储系统相关申请的交叉引用本申请要求2013年5月28日提交的第10-2013-0060475号韩国专利申请的优先权,其全部内容以引用方式并入本文中。
本专利技术的示例性实施例涉及一种集成电路设计技术，并且更具体而言，涉及一种地址检测电路、一种存储系统和一种地址检测方法。
技术介绍
随着存储器的集成度提高，诸如DRAM的存储器中包括的字线之间的间隔减小。随着字线之间的间隔减小，相邻的字线之间的耦合效应可能增大。 当数据输入至存储器单元以及从存储器单元输出数据时，字线在激活状态与去激活状态之间触发。这样，相邻的字线之间的耦合效应可能增大，并且与频繁激活的字线相邻的字线相连接的存储器单元的数据可能劣化。这种现象被称为字线干扰或字线打击(wordline hammer)。由于字线干扰，在要刷新的存储器单元的预期保持时间之前存储器储器单元的数据就可能劣化。 图1是描述字线干扰的、说明DRAM中包括的单元阵列的一部分的图。 在图1中，“WLL”对应于频繁激活的字线(即，具有大量激活次数的字线)，“WLL_1”和“WLL+1”对应于相邻字线，所述相邻字线相邻于频繁激活的字线WLL安置。此外，“CL”表示与频繁激活的字线WLL连接的存储器单元，“CL-1”表示与相邻字线WLL-1连接的存储器单元，“CL+1”表示与相邻字线WLL+1连接的存储器单元。存储器单元CL、CL-1和CL+1分别包括单元晶体管TL、TL-1和TL+1以及单元电容器CAPL、CAPL-1和CAPL+1。作为参考，“BL”和“BL+1”表示位线。 当字线WLL被激活或去激活时，相邻字线WLL-1和WLL+1的电压由于字线WLL、WLL-1和WLL+1之中发生的耦合效应而增加或减小。因此，影响了充入单元电容器CAPL-1和CAPL+1的电荷量，使得存储器单元“CL-1 ”和“CL+1 ”的数据可能劣化。 此外，随着字线在激活状态与去激活状态之间触发时产生的电磁波将电子引入至与相邻字线连接的存储器单元的单元电容器中或将电子从所述单元电容器放电，数据有可能劣化。 为了防止数据由于字线干扰而劣化，可能需要提供用于检测频繁激活的字线的方案和用于储存计数信息的方案。
技术实现思路
本专利技术的各种实施例针对一种地址检测电路，其可将输入的地址储存预定时段并且利用储存的地址来检测具有高输入频率的地址。 本专利技术的其它实施例针对一种地址检测电路，其可检测具有满足预定条件的输入频率或输入次数的地址。 另外，本专利技术的其它实施例针对一种存储系统，其可利用地址检测来防止数据由于字线干扰而劣化。 在根据本专利技术的一个实施例中，一种地址检测电路可包括:地址储存单元，适用于在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断在激活命令被激活M(I < M < N)次的每个时段中当前输入至地址储存单元的地址是否已被输入了至少临界次数。 在根据本专利技术的一个实施例中，一种地址检测电路可包括:第一检测块，适用于在激活命令被激活时接收地址、储存最近输入的N个地址、以及基于储存的N个地址而在当前输入的地址在激活命令被激活M(1 SMS N)次的每个时段中已被输入了至少第一临界次数时激活第一检测信号；以及第二检测块，适用于在第一检测信号被激活时将当前输入的地址设定为检测目标地址、在第一检测信号被激活时对检测目标地址与当前输入的地址彼此相同的次数进行计数、以及当计数结果至少为第二临界次数时激活第二检测信号。 第一检测块可在地址被输入时删除储存的N个地址之中的最早储存的地址并且储存输入的地址。 第一检测块可包括第一至第N储存部，第一至第N储存部中的每个适用于储存地址，第一至第N储存部串联连接，第K (2 SKSN-1)储存部将储存在其中的值输出至第K+1储存部，并且储存从第K-1储存部输出的值。 第一检测块可包括:第一至第N比较部，适用于将储存在第一至第N储存部之中的相对应的储存部中的地址与当前输入的地址进行比较；以及检测信号发生部，适用于基于第一至第N比较部的比较结果，当储存在第一至第L (N = MXL)组中的每M个地址之中的与当前输入的地址相同的地址的数目等于或大于临界次数时，激活检测信号，其中，第一至第L组包括第一至第N储存部之中的M个储存部。 当检测到在激活命令被激活M(1 ^ N)次的每个时段中地址被输入了至少临界次数时，可将第一检测块初始化。 当在第一检测信号被激活时当前输入的地址与检测目标地址彼此不同时，第二检测块可将检测目标地址改变为当前输入的地址并且将计数结果初始化。 在根据本专利技术的一个实施例中，一种存储系统可包括:存储器，其包括单元阵列和检测块，其中所述单元阵列包括与第一至第N字线中的每个连接的多个存储器单元，所述检测块适用于在激活命令被输入时接收与第一至第N字线中的一个相对应的地址、储存最近输入的N个地址、以及基于储存的N个地址来检测在激活命令被激活M(1 SMSN)次的每个时段中已被输入了至少临界次数的高输入频率地址；以及存储器控制器，适用于在特殊模式下将包括高输入频率地址的至少一个地址和具有与高输入频率地址相邻的值的至少一个相邻地址施加至存储器。 检测块可在地址被输入时删除储存的N个地址之中的最早储存的地址，并且储存输入的地址。 存储器控制器可在检测信号被激活时储存高输入频率地址，并且使存储器进入特殊模式。 检测块可包括:地址储存单元，适用于在激活命令被激活时接收地址并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断当前输入至地址储存单元的地址在激活命令被激活M(1 ^ N)次的每个时段中是否已被输入了至少临界次数。 检测块可包括:第一检测块，适用于在激活命令被激活时接收地址、储存最近输入的N个地址、以及基于储存的N个地址而在当前输入的地址在激活命令被激活M(I ^M^N)次的每个时段中已被输入了至少第一临界次数时激活第一检测信号；以及第二检测块，适用于在第一检测信号被激活时将当前输入的地址设定为检测目标地址、在第一检测信号被激活时对检测目标地址与当前输入的地址彼此相同的次数进行计数、以及在计数结果至少为第二临界次数时激活第二检测信号。 在根据本专利技术的一个实施例中，一种地址检测电路可包括:第一检测块，适用于在激活命令被激活时接收地址、储存最近输入的N个地址、以及基于储存的N个地址而在当前输入的地址在激活命令被激活M(1 ^ N)次的每个时段中已被输入了至少第一临界次数时激活第一检测信号；第二检测块，适用于在第一检测信号被激活时接收地址、储存最近输入的X个地址、以及基于储存的X个地址而在当前输入的地址在第一检测信号被激活y(i^y^X)次的每个时段中已被输入了至少第二临本文档来自技高网...

【技术保护点】
一种地址检测电路，包括：地址储存单元，适用于：在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及地址判断单元，适用于：基于储存在所述地址储存单元中的所述N个地址，判断当前输入至所述地址储存单元的地址在所述激活命令被激活M(1≤M≤N)次的每个时段中是否已被输入了至少临界次数。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金昌铉，宋清基，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR